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基于DSP與CPLD的I2C總線接口的設計與實現(xiàn)
摘要：介紹了一種使用CPLD完成DSP芯片I2C總線接口的設計和實現(xiàn)方案，重點敘述了I2C核的設計思想。關鍵詞：PWMSG3524控制器
帶有Ｉ２Ｃ總線接口的器件可以十分方便地將一個或多個單片機及外圍器件組成單片機系統(tǒng)。盡管這種總線結構沒有并行總線那樣大的吞吐能力，但由于連接線和連接引腳少，因此其構成的系統(tǒng)價格低、器件間總線連接簡單、結構緊湊，而且在總線上增加器件不影響系統(tǒng)的正常工作，系統(tǒng)修改和可擴展性好。即使有不同時鐘速度的器件連接到總線上，也能很方便地確定總線的時鐘。
如今，為了提高系統(tǒng)的數(shù)據(jù)處理精度和處理速度，在家用電器、通訊設備及各類電子產(chǎn)品中已廣泛應用ＤＳＰ芯片。但大多數(shù)的尚未提供Ｉ２Ｃ總線接口，本文將介紹一種基于ＣＰＬＤ的已實現(xiàn)的高速ＤＳＰ的Ｉ２Ｃ總線接口方案。
圖1I2C總線接口電路結構
�。保桑玻猛ㄐ艆f(xié)議
Ｉ２Ｃ總線是一種用于ＩＣ器件之間的二線制總線。它通過ＳＤＡ（串行數(shù)據(jù)線）及ＳＣＬ（串行同步時鐘線）兩根線在連到總線上的器件之間傳送信息，通過軟件尋址實現(xiàn)片選，減少了器件片選線的連接。ＣＰＵ不僅能通過指令將某個功能單元電路掛靠或摘離總線，還可對該單元的工作狀況進行檢測，從而實現(xiàn)對硬件系統(tǒng)的擴展與控制。Ｉ２Ｃ總線接口電路結構如圖１所示，Ｉ２Ｃ總線時序圖如圖２所示。
�。桑玻每偩�根據(jù)器件的功能通過軟件程序使其可工作于發(fā)送(主)或接收(從)方式�？偩�上主和從(即發(fā)送和接收)的關系不是一成不變的，而是取決于數(shù)據(jù)傳送的方向。ＳＤＡ和ＳＣＬ均為雙向Ｉ／Ｏ線，通過上拉電阻接正電源。當總線空閑時，兩根線都是高電平。連接總線的器件的輸出級必須是集電極或漏極開路的，以具有線“與”功能。Ｉ２Ｃ總線的數(shù)據(jù)傳送速率在標準工作方式下為１００ｋｂｉｔ／ｓ，在快速方式下，最高傳送速率可達４００ｋｂｉｔ／ｓ。
在數(shù)據(jù)傳送過程中，必須確認數(shù)據(jù)傳送的開始和結束信號（也稱啟動和停止信號）。當時鐘線ＳＣＬ為高電平時，數(shù)據(jù)線ＳＤＡ由高電平跳變?yōu)榈碗娖絼t定義為“開始”信號；當ＳＣＬ為高電平時，ＳＤＡ由低電平跳變?yōu)楦唠娖絼t定義為“結束”信號。開始和結束信號都由主器件產(chǎn)生。在開始信號以后，總線即被認為處于忙狀態(tài)；在結束信號以后的一段時間內，總線被認為是空閑狀態(tài)。
在Ｉ２Ｃ總線開始信號后，依次送出器件地址和數(shù)據(jù)，Ｉ２Ｃ總線上每次傳送的數(shù)據(jù)字節(jié)數(shù)不限，但每一個字節(jié)必須為８位，而且每個傳送的字節(jié)后面必須跟一個認可位（第９位），也叫應答位（ＡＣＫ）。從器件的響應信號結束后，ＳＤＡ線返回高電平，進入下一個傳送周期。
�。苍O計方案
本文以ＤＳＰ芯片ＡＤＳＰ２１９９２與時鐘芯片ＰＣＦ８５８３的控制接口為例，說明基于ＣＰＬＤ的Ｉ２Ｃ總線接口設計方案。
ＡＤＳＰ２１９９２是２００３年最新推出的１６０ＭＩＰＳ、帶ＣＡＮ通信接口的適合于高精度工業(yè)控制和信號處理的高性能ＤＳＰ芯片。它帶有４８Ｋ片內ＲＡＭ、ＳＰＯＲＴ通信接口、ＳＰＩ通信接口、８通道１４位Ａ／Ｄ轉換器以及ＰＷＭ等。
�。校茫疲福担福呈且豢顜в校玻担蹲止�(jié)靜態(tài)ＣＭＯＳＲＡＭ的時鐘／日歷芯片。地址和數(shù)據(jù)嚴格按照雙向雙線制Ｉ２Ｃ總線協(xié)議傳輸。內置地址寄存器在每次讀／寫后自動遞增。
�。玻毕到y(tǒng)結構設計
系統(tǒng)的基本功能是通過ＣＰＬＤ的Ｉ２Ｃ總線接口完成ＡＤＳＰ２１９９２（主控芯片）與ＰＣＦ８５８３的數(shù)據(jù)交換。系統(tǒng)框圖如圖３所示。
系統(tǒng)主要由兩個部分組成：一是ＤＳＰ與ＣＰＬＤ的接口；另一是Ｉ２Ｃ核。為了能在ＤＳＰ指定的時刻讀／寫ＰＣＦ８５８３的數(shù)據(jù)，使用ＤＳＰ的讀寫信號、同步時鐘和最高位地址控制數(shù)據(jù)的傳輸。最高位地址作為控制信號是因為ＤＳＰ的Ｉ／Ｏ口比較少，必須優(yōu)先供應給其它外設，因此用它來產(chǎn)生ＤＳＰ提供給Ｉ２Ｃ核的片選信號。而ＤＳＰ的地址總線位數(shù)較多，最高位一般使用不到，這樣正好可以充分利用資源。
２．２Ｉ２Ｃ核
�。桑玻煤嗽硎疽鈭D如圖４所示。
整個Ｉ２Ｃ核由控制模塊和Ｉ／Ｏ模塊構成。其中，控制模塊包括控制信號發(fā)生部分和時鐘開關，Ｉ／Ｏ模塊包括數(shù)據(jù)緩存和同步時鐘緩存。
當ＤＳＰ的最高地址位出現(xiàn)一個有效信號時，便會使Ｉ２Ｃ核內的觸發(fā)器產(chǎn)生一個全局使能信號ＥＮ?熏它將會啟動時鐘
、計數(shù)器和其它控制信號，但數(shù)據(jù)不會出現(xiàn)交換。如果此時ＤＳＰ的讀／寫同步產(chǎn)生，則會啟動相應的讀／寫進程，進行數(shù)據(jù)傳輸。
Ｉ２Ｃ核的關鍵技術是：
�、儆糜嫈�(shù)器和全局使能信號ＥＮ配合觸發(fā)進程。
由于Ｉ２Ｃ核的片選信號ＥＮ是由觸發(fā)產(chǎn)生的，不能象電平信號一樣由ＤＳＰ的Ｉ／Ｏ控制，因此只能通過精確的計數(shù)器定時和讀／寫使能信號共同判別控制。
讀／寫使能信號ＷＲ＿ＥＮ／ＲＤ＿ＥＮ也象ＥＮ那樣由觸發(fā)產(chǎn)生，因此也要用同樣的方法判別。
②同步時鐘的產(chǎn)生。
從圖２中可以看到，數(shù)據(jù)在同步時鐘的高電平脈沖時必須保持穩(wěn)定，如果此時發(fā)生變化將會被視為一個控制信號，而通信也會被中斷。因此，同步時鐘的高電平脈沖一定要在有效數(shù)據(jù)的中間出現(xiàn)。而所需的控制信號必須在同步時鐘正脈沖的時候出現(xiàn)。
③對數(shù)據(jù)總線進行三態(tài)設置。
因為ＳＤＡ和ＤＳＰ＿ＤＡＴＡ都是雙向數(shù)據(jù)線，在寫ＳＤＡ和ＤＳＰ＿ＤＡＴＡ的進程中必須設置高阻態(tài)，否則會出現(xiàn)數(shù)據(jù)線狀態(tài)“不確定”。
圖5I2C核工作時序圖
�。玻常模樱信cＣＰＬＤ的接口模塊
根據(jù)ＤＳＰ的時序，ＤＳＰ與ＣＰＬＤ之間必須根據(jù)雙方（ＡＤＳＰ２１９９２和ＰＣＦ８５８３）的時序制定一個握手協(xié)議。當讀程序時，由于Ｉ２Ｃ總線協(xié)議只能支持最高４００ｋｂｉｔ／ｓ的傳輸速率，而ＤＳＰ的同步時鐘可達幾十兆赫。因此，ＤＳＰ必須等到Ｉ２Ｃ核把ＰＣＦ８５８３的數(shù)據(jù)讀到ＣＰＬＤ后才能獲得正確的數(shù)據(jù)（這里可以通過設立一個忙標志來實現(xiàn)）。而當寫程序時，為了節(jié)約ＣＰＬＤ的資源（數(shù)據(jù)緩存特別占用資源），可以設置ＤＳＰ定時輸出數(shù)據(jù)給Ｉ２Ｃ核，讓Ｉ２Ｃ核的一次只送一個數(shù)據(jù)。
２．４硬件設計
此Ｉ２Ｃ核可外掛多個帶有Ｉ２Ｃ總線接口的芯片，可以通過發(fā)送不同的器件地址來選擇。ＳＤＡ和ＳＣＬ線必須接上拉電阻。此外，同步時鐘不能太高，否則會影響數(shù)據(jù)傳輸?shù)姆�(wěn)定性。
２．５時序
�。ǎ保桑玻煤藭r序
以寫為例，Ｉ２Ｃ核時序如圖５所示。
（２）ＰＣＦ８５８３時序
�。校茫疲福担福车臄�(shù)據(jù)是８ｂｉｔ一個存儲單元，共２５６個字節(jié)，所以只需要８位地址，而且器件本身有兩種尋址方式：一種是從指定地址開始遞增尋址，另一種是從首地址開始遞增尋址。兩種尋址方式的時序是不一樣的，如圖６所示。
圖6PCF8583時序圖
�。硨崿F(xiàn)方法
本系統(tǒng)是選用ＡＬＴＥＲＡ公司ＣＰＬＤ７０００Ｓ系列ＥＰＭ７１２８Ｓ芯片，并基于ＭＡＸＰＬＵＳＩＩ開發(fā)的。Ｉ２Ｃ核采用ＶＨＤＬ語言編寫，使用ＳＹＮＰＬＩＦＹ編譯、綜合，用ＡＨＤＬ繪成圖表，用ＭＡＸＰＬＵＳＩＩ仿真和布局。ＤＳＰ采用ＶＩＳＵＡＬＤＳＰ＋＋２．０編寫。最后分別通過ＪＴＡＧ口下載到芯片并聯(lián)機調試成功。
隨著ＤＳＰ芯片和Ｉ２Ｃ通信方式的廣泛應用，它們之間的接口問題必須得到解決。本文提出的解決方案具有非常好的可移植性和產(chǎn)品開發(fā)能力。本系統(tǒng)既可以作為一個單獨的系統(tǒng)運行，又可以作為一個通信模塊植入一個大系統(tǒng)中，而其中的Ｉ２Ｃ核又是一個可移植ＩＰ核。利用ＣＰＬＤ的邏輯可編程性，還可以在其剩下的資源中再開發(fā)所需的邏輯器件，既能降低硬件成本又能大大減小系統(tǒng)主板的面積，使電路的設計更具靈活性。
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