基于DSP與CPLD的I2C總線接口的設(shè)計(jì)與實(shí)現(xiàn)

　　摘要：介紹了一種使用CPLD完成DSP芯片I2C總線接口的設(shè)計(jì)和實(shí)現(xiàn)方案，重點(diǎn)敘述了I2C核的設(shè)計(jì)思想。
　　關(guān)鍵詞：PWMSG3524控制器
　　
　　帶有Ｉ２Ｃ總線接口的器件可以十分方便地將一個(gè)或多個(gè)單片機(jī)及外圍器件組成單片機(jī)系統(tǒng)。盡管這種總線結(jié)構(gòu)沒(méi)有并行總線那樣大的吞吐能力，但由于連接線和連接引腳少，因此其構(gòu)成的系統(tǒng)價(jià)格低、器件間總線連接簡(jiǎn)單、結(jié)構(gòu)緊湊，而且在總線上增加器件不影響系統(tǒng)的正常工作，系統(tǒng)修改和可擴(kuò)展性好。即使有不同時(shí)鐘速度的器件連接到總線上，也能很方便地確定總線的時(shí)鐘。
　　
　　如今，為了提高系統(tǒng)的數(shù)據(jù)處理精度和處理速度，在家用電器、通訊設(shè)備及各類電子產(chǎn)品中已廣泛應(yīng)用ＤＳＰ芯片。但大多數(shù)的尚未提供Ｉ２Ｃ總線接口，本文將介紹一種基于ＣＰＬＤ的已實(shí)現(xiàn)的高速ＤＳＰ的Ｉ２Ｃ總線接口方案。
　　
　　圖1I2C總線接口電路結(jié)構(gòu)
　　
　　１Ｉ２Ｃ通信協(xié)議
　　
　�。桑玻每偩�是一種用于ＩＣ器件之間的二線制總線。它通過(guò)ＳＤＡ（串行數(shù)據(jù)線）及ＳＣＬ（串行同步時(shí)鐘線）兩根線在連到總線上的器件之間傳送信息，通過(guò)軟件尋址實(shí)現(xiàn)片選，減少了器件片選線的連接。ＣＰＵ不僅能通過(guò)指令將某個(gè)功能單元電路掛靠或摘離總線，還可對(duì)該單元的工作狀況進(jìn)行檢測(cè)，從而實(shí)現(xiàn)對(duì)硬件系統(tǒng)的擴(kuò)展與控制。Ｉ２Ｃ總線接口電路結(jié)構(gòu)如圖１所示，Ｉ２Ｃ總線時(shí)序圖如圖２所示。
　　
　�。桑玻每偩�根據(jù)器件的功能通過(guò)軟件程序使其可工作于發(fā)送(主)或接收(從)方式�？偩�上主和從(即發(fā)送和接收)的關(guān)系不是一成不變的，而是取決于數(shù)據(jù)傳送的方向。ＳＤＡ和ＳＣＬ均為雙向Ｉ／Ｏ線，通過(guò)上拉電阻接正電源。當(dāng)總線空閑時(shí)，兩根線都是高電平。連接總線的器件的輸出級(jí)必須是集電極或漏極開(kāi)路的，以具有線“與”功能。Ｉ２Ｃ總線的數(shù)據(jù)傳送速率在標(biāo)準(zhǔn)工作方式下為１００ｋｂｉｔ／ｓ，在快速方式下，最高傳送速率可達(dá)４００ｋｂｉｔ／ｓ。
　　
　　
　　
　　在數(shù)據(jù)傳送過(guò)程中，必須確認(rèn)數(shù)據(jù)傳送的開(kāi)始和結(jié)束信號(hào)（也稱啟動(dòng)和停止信號(hào)）。當(dāng)時(shí)鐘線ＳＣＬ為高電平時(shí)，數(shù)據(jù)線ＳＤＡ由高電平跳變?yōu)榈碗娖絼t定義為“開(kāi)始”信號(hào)；當(dāng)ＳＣＬ為高電平時(shí)，ＳＤＡ由低電平跳變?yōu)楦唠娖絼t定義為“結(jié)束”信號(hào)。開(kāi)始和結(jié)束信號(hào)都由主器件產(chǎn)生。在開(kāi)始信號(hào)以后，總線即被認(rèn)為處于忙狀態(tài)；在結(jié)束信號(hào)以后的一段時(shí)間內(nèi)，總線被認(rèn)為是空閑狀態(tài)。
　　
　　在Ｉ２Ｃ總線開(kāi)始信號(hào)后，依次送出器件地址和數(shù)據(jù)，Ｉ２Ｃ總線上每次傳送的數(shù)據(jù)字節(jié)數(shù)不限，但每一個(gè)字節(jié)必須為８位，而且每個(gè)傳送的字節(jié)后面必須跟一個(gè)認(rèn)可位（第９位），也叫應(yīng)答位（ＡＣＫ）。從器件的響應(yīng)信號(hào)結(jié)束后，ＳＤＡ線返回高電平，進(jìn)入下一個(gè)傳送周期。
　　
　　２設(shè)計(jì)方案
　　
　　本文以ＤＳＰ芯片ＡＤＳＰ２１９９２與時(shí)鐘芯片ＰＣＦ８５８３的控制接口為例，說(shuō)明基于ＣＰＬＤ的Ｉ２Ｃ總線接口設(shè)計(jì)方案。
　　
　�。粒模樱校玻保梗梗彩牵玻埃埃衬曜钚峦瞥龅模保叮埃停桑校印�帶ＣＡＮ通信接口的適合于高精度工業(yè)控制和信號(hào)處理的高性能ＤＳＰ芯片。它帶有４８Ｋ片內(nèi)ＲＡＭ、ＳＰＯＲＴ通信接口、ＳＰＩ通信接口、８通道１４位Ａ／Ｄ轉(zhuǎn)換器以及ＰＷＭ等。
　　
　�。校茫疲福担福呈且豢顜в校玻担蹲止�(jié)靜態(tài)ＣＭＯＳＲＡＭ的時(shí)鐘／日歷芯片。地址和數(shù)據(jù)嚴(yán)格按照雙向雙線制Ｉ２Ｃ總線協(xié)議傳輸。內(nèi)置地址寄存器在每次讀／寫后自動(dòng)遞增。
　　
　　２．１系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
　　
　　系統(tǒng)的基本功能是通過(guò)ＣＰＬＤ的Ｉ２Ｃ總線接口完成ＡＤＳＰ２１９９２（主控芯片）與ＰＣＦ８５８３的數(shù)據(jù)交換。系統(tǒng)框圖如圖３所示。
　　
　　系統(tǒng)主要由兩個(gè)部分組成：一是ＤＳＰ與ＣＰＬＤ的接口；另一是Ｉ２Ｃ核。為了能在ＤＳＰ指定的時(shí)刻讀／寫ＰＣＦ８５８３的數(shù)據(jù)，使用ＤＳＰ的讀寫信號(hào)、同步時(shí)鐘和最高位地址控制數(shù)據(jù)的傳輸。最高位地址作為控制信號(hào)是因?yàn)椋模樱械模桑�Ｏ口比較少，必須優(yōu)先供應(yīng)給其它外設(shè)，因此用它來(lái)產(chǎn)生ＤＳＰ提供給Ｉ２Ｃ核的片選信號(hào)。而ＤＳＰ的地址總線位數(shù)較多，最高位一般使用不到，這樣正好可以充分利用資源。
　　
　�。玻�２Ｉ２Ｃ核
　　
　　Ｉ２Ｃ核原理示意圖如圖４所示。
　　
　　整個(gè)Ｉ２Ｃ核由控制模塊和Ｉ／Ｏ模塊構(gòu)成。其中，控制模塊包括控制信號(hào)發(fā)生部分和時(shí)鐘開(kāi)關(guān)，Ｉ／Ｏ模塊包括數(shù)據(jù)緩存和同步時(shí)鐘緩存。
　　
　　當(dāng)ＤＳＰ的最高地址位出現(xiàn)一個(gè)有效信號(hào)時(shí)，便會(huì)使Ｉ２Ｃ核內(nèi)的觸發(fā)器產(chǎn)生一個(gè)全局使能信號(hào)ＥＮ?熏它將會(huì)啟動(dòng)時(shí)鐘
　　
　　
　　
　　、計(jì)數(shù)器和其它控制信號(hào)，但數(shù)據(jù)不會(huì)出現(xiàn)交換。如果此時(shí)ＤＳＰ的讀／寫同步產(chǎn)生，則會(huì)啟動(dòng)相應(yīng)的讀／寫進(jìn)程，進(jìn)行數(shù)據(jù)傳輸。
　　
　　Ｉ２Ｃ核的關(guān)鍵技術(shù)是：
　　
　�、儆糜�(jì)數(shù)器和全局使能信號(hào)ＥＮ配合觸發(fā)進(jìn)程。
　　
　　由于Ｉ２Ｃ核的片選信號(hào)ＥＮ是由觸發(fā)產(chǎn)生的，不能象電平信號(hào)一樣由ＤＳＰ的Ｉ／Ｏ控制，因此只能通過(guò)精確的計(jì)數(shù)器定時(shí)和讀／寫使能信號(hào)共同判別控制。
　　
　　讀／寫使能信號(hào)ＷＲ＿ＥＮ／ＲＤ＿ＥＮ也象ＥＮ那樣由觸發(fā)產(chǎn)生，因此也要用同樣的方法判別。
　　
　�、谕�步時(shí)鐘的產(chǎn)生。
　　
　　從圖２中可以看到，數(shù)據(jù)在同步時(shí)鐘的高電平脈沖時(shí)必須保持穩(wěn)定，如果此時(shí)發(fā)生變化將會(huì)被視為一個(gè)控制信號(hào)，而通信也會(huì)被中斷。因此，同步時(shí)鐘的高電平脈沖一定要在有效數(shù)據(jù)的中間出現(xiàn)。而所需的控制信號(hào)必須在同步時(shí)鐘正脈沖的時(shí)候出現(xiàn)。
　　
　�、蹖�(duì)數(shù)據(jù)總線進(jìn)行三態(tài)設(shè)置。
　　
　　因?yàn)椋樱模梁停模樱校撸模粒裕炼际请p向數(shù)據(jù)線，在寫ＳＤＡ和ＤＳＰ＿ＤＡＴＡ的進(jìn)程中必須設(shè)置高阻態(tài)，否則會(huì)出現(xiàn)數(shù)據(jù)線狀態(tài)“不確定”。
　　
　　圖5I2C核工作時(shí)序圖
　　
　�。玻�３ＤＳＰ與ＣＰＬＤ的接口模塊
　　
　　根據(jù)ＤＳＰ的時(shí)序，ＤＳＰ與ＣＰＬＤ之間必須根據(jù)雙方（ＡＤＳＰ２１９９２和ＰＣＦ８５８３）的時(shí)序制定一個(gè)握手協(xié)議。當(dāng)讀程序時(shí)，由于Ｉ２Ｃ總線協(xié)議只能支持最高４００ｋｂｉｔ／ｓ的傳輸速率，而ＤＳＰ的同步時(shí)鐘可達(dá)幾十兆赫。因此，ＤＳＰ必須等到Ｉ２Ｃ核把ＰＣＦ８５８３的數(shù)據(jù)讀到ＣＰＬＤ后才能獲得正確的數(shù)據(jù)（這里可以通過(guò)設(shè)立一個(gè)忙標(biāo)志來(lái)實(shí)現(xiàn)）。而當(dāng)寫程序時(shí)，為了節(jié)約ＣＰＬＤ的資源（數(shù)據(jù)緩存特別占用資源），可以設(shè)置ＤＳＰ定時(shí)輸出數(shù)據(jù)給Ｉ２Ｃ核，讓Ｉ２Ｃ核的一次只送一個(gè)數(shù)據(jù)。
　　
　�。玻�４硬件設(shè)計(jì)
　　
　　此Ｉ２Ｃ核可外掛多個(gè)帶有Ｉ２Ｃ總線接口的芯片，可以通過(guò)發(fā)送不同的器件地址來(lái)選擇。ＳＤＡ和ＳＣＬ線必須接上拉電阻。此外，同步時(shí)鐘不能太高，否則會(huì)影響數(shù)據(jù)傳輸?shù)姆�(wěn)定性。
　　
　�。玻�５時(shí)序
　　
　�。ǎ保�Ｉ２Ｃ核時(shí)序
　　
　　以寫為例，Ｉ２Ｃ核時(shí)序如圖５所示。
　　
　�。ǎ玻�ＰＣＦ８５８３時(shí)序
　　
　�。校茫疲福担福车臄�(shù)據(jù)是８ｂｉｔ一個(gè)存儲(chǔ)單元，共２５６個(gè)字節(jié)，所以只需要８位地址，而且器件本身有兩種尋址方式：一種是從指定地址開(kāi)始遞增尋址，另一種是從首地址開(kāi)始遞增尋址。兩種尋址方式的時(shí)序是不一樣的，如圖６所示。
　　
　　圖6PCF8583時(shí)序圖
　　
　　３實(shí)現(xiàn)方法
　　
　　本系統(tǒng)是選用ＡＬＴＥＲＡ公司ＣＰＬＤ７０００Ｓ系列ＥＰＭ７１２８Ｓ芯片，并基于ＭＡＸＰＬＵＳＩＩ開(kāi)發(fā)的。Ｉ２Ｃ核采用ＶＨＤＬ語(yǔ)言編寫，使用ＳＹＮＰＬＩＦＹ編譯、綜合，用ＡＨＤＬ繪成圖表，用ＭＡＸＰＬＵＳＩＩ仿真和布局。ＤＳＰ采用ＶＩＳＵＡＬＤＳＰ＋＋２．０編寫。最后分別通過(guò)ＪＴＡＧ口下載到芯片并聯(lián)機(jī)調(diào)試成功。
　　
　　隨著ＤＳＰ芯片和Ｉ２Ｃ通信方式的廣泛應(yīng)用，它們之間的接口問(wèn)題必須得到解決。本文提出的解決方案具有非常好的可移植性和產(chǎn)品開(kāi)發(fā)能力。本系統(tǒng)既可以作為一個(gè)單獨(dú)的系統(tǒng)運(yùn)行，又可以作為一個(gè)通信模塊植入一個(gè)大系統(tǒng)中，而其中的Ｉ２Ｃ核又是一個(gè)可移植ＩＰ核。利用ＣＰＬＤ的邏輯可編程性，還可以在其剩下的資源中再開(kāi)發(fā)所需的邏輯器件，既能降低硬件成本又能大大減小系統(tǒng)主板的面積，使電路的設(shè)計(jì)更具靈活性。

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