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用FPGA實現(xiàn)數(shù)據(jù)遠距離的高精度傳輸
摘要：詳細闡述一種利用交錯編碼的思想，來改遠距離通信質量的新設計。設計由FPGA芯片實現(xiàn)，能很方便加載到各種單片機有線或無線通信系統(tǒng)的收發(fā)接口中。通過對發(fā)、收信息的編、解碼處理，增強信息在傳輸過程的抗干擾能力，以達到遠距離高精度傳輸目的。關鍵詞：FPGA遠距傳輸高精度交錯編碼解碼
1意義
簡單的多機間數(shù)據(jù)通信在我們的設計中很普遍，一般情況下數(shù)據(jù)傳輸距離很短，不會超過百十m，因此僅采用雙絞線加RS232或RS485標準就可以有效傳輸。但有時多機之間的距離也會很遠，如我們所設計的一個氣象項目，就要求子站遍布在基站1km范圍內。因此在考慮成本、不增加很多設備的前提下，有效防止噪聲干擾，保證子站與基站的數(shù)據(jù)高精確傳輸就很重要。
圖1方案框圖
通常多機短距通信中，可以在收發(fā)端加入奇校驗、累加和校驗等出錯就重發(fā)的防噪聲措施；但以上措施都只能檢錯，不能糾錯，也就是說傳輸過程中不能容錯。在遠距離、干擾大、出錯概率非常高的情況下，單純的出錯就重發(fā)措施會失去工作效率和意義。因此，我們需要一種能容錯的數(shù)據(jù)傳輸方式，就要對數(shù)據(jù)編碼。因此，不同傳輸環(huán)境的噪聲性質不相同，對應的編碼方式也不一樣，所以我們設計編碼時強調更多位的糾錯冗余，以適合較多的環(huán)境，但相應地就降低了傳輸速率。另外，出于通用性和簡易性的考慮，我們的設計應可直接加載于原有的有線或無線通信系統(tǒng)上，除數(shù)據(jù)連線外，不需對原有系統(tǒng)做任何改變。
在此，我們采用了交錯編碼技術來增加數(shù)據(jù)傳輸過程的容錯能力。編解碼設備插入加載到通信系統(tǒng)原來的數(shù)據(jù)收發(fā)端口。因此，微處理器要發(fā)送的數(shù)據(jù)由原先的直接經(jīng)發(fā)送端（無線通信為調制器和發(fā)送器）發(fā)送，變?yōu)橄冉?jīng)編碼設備編碼，然后再經(jīng)原有的發(fā)送端發(fā)送；同理，接收端（無線通信為接收器和解調器）收到信息，經(jīng)解碼設備解碼出數(shù)據(jù)，再傳送給微處理器。
2設計方案
為適應多種信道，要求我們的設計能同時糾隨機錯和突發(fā)錯，并且能有多位的糾錯冗余。因此，我們基于常用的卷積碼和循環(huán)碼特性，自定義一種簡單的線性分組碼作為糾錯編碼，以便我們刻意去提高糾錯的位數(shù)。同時我們采用交錯發(fā)送技術來提高糾突發(fā)錯能力，并利用FPGA去實現(xiàn)該方案。
�。�1）方案的應用范圍
我們所設計的方案用于遠距離的多機通信。根據(jù)實際經(jīng)驗，本方案默認微處理器收發(fā)的數(shù)據(jù)為8位并行數(shù)據(jù)+1位同步時鐘，因此提供8位數(shù)據(jù)線和1位同步線。對于串口，則可增加串行轉換的移位寄存器來轉化。
圖3解碼器仿真圖
（2）方案的實現(xiàn)
方案的實現(xiàn)如圖1所示。
�、僭谧诱�、基站的收發(fā)端口與微處理器之間分別加入相應的編解碼設備，使得子站與基站間傳輸?shù)臄?shù)據(jù)先經(jīng)過編解碼再傳輸，以達到增強容錯的能力。
�、谟脦Y構實現(xiàn)碼字的交錯。
�、圻h距離傳輸，收發(fā)端最好選用同步方式，但這不是本設計的內容，不予以討論。
圖4編碼器仿真器
（3）基于精度，對數(shù)據(jù)的每一位單獨編碼
實際應用中，對數(shù)據(jù)精確的定義并非數(shù)據(jù)的完全重合，而是要求某一個精度。完全重合只對用做標志的數(shù)據(jù)有意義，對單純計算用的數(shù)據(jù)并沒有必要�；诰纫螅@然一個數(shù)據(jù)信息的高位對精度影響遠比低位大（如：FFH，當最高位出錯變?yōu)?FH時，精度變化最大，而最低位出錯變?yōu)镕EH時，精度變化最小）。因此，我們并沒有對8位數(shù)據(jù)信息進行整體編碼，而是逐位分開進行編碼：高數(shù)據(jù)位，采用更長的編碼，以保證更高的正確率；低數(shù)據(jù)位，則可采用較短的編碼，兼顧效率和設備容量。具體編碼如表1所列。
表1
8位數(shù)據(jù)最低位（3，1）碼0對應010，1對應101，漢明距3，糾1錯8位數(shù)據(jù)第二位（3，1）碼0對應010，1對應101，漢明距3，糾1錯8位數(shù)據(jù)第三位（5，1）碼0對應01010，1對應10101，漢明距5，糾2錯8位數(shù)據(jù)第四位（5，1）碼0對應01010，1對應10101，漢明距5，糾2錯8位數(shù)據(jù)第五位（7，1）碼0對應0101010，1對應1010101，漢明距7，糾3錯8位數(shù)據(jù)第六位（7，1）碼0對應0101010，1對應1010101，漢明距7，糾3錯8位數(shù)據(jù)第七位（9，1）碼0對應010101010，1對應101010101，漢明距9，糾4錯8位數(shù)據(jù)最高位（9，1）碼0對應010101010，1對應101010101，漢明距9，糾4錯
表2
第1位第2位第3位第4位第5位第6位第7位最高位00100100101001010010101001010100101010100101010101101101101011010110101011010101101010101101010101
對8個位遠逐位編碼，8個生成矩陣為1維矢量。因此用FPGA實現(xiàn)編碼時，采用查表法更方便，如表2所列。
之所以選用010等作為碼字，是因為01相間在組合為幀發(fā)送時，可以減少連0或連1的出現(xiàn)概率。
�。�4）幀結構實現(xiàn)交錯發(fā)送技術
為糾突發(fā)錯，碼字要按交錯格式發(fā)送。因此，用幀實現(xiàn)碼字的交錯，數(shù)據(jù)發(fā)端按幀發(fā)送，數(shù)據(jù)收端按幀解碼。8個碼字共48位（6字節(jié)），加幀頭2字節(jié)，所以，幀為8字節(jié)。為說明幀結構，暫以字母表示碼字各位：
碼字0：a2a1a0;碼字3：d4d3d2ed1d0；
碼字1：b2b1b0;碼字4：e6e5e4e3e2e1e0；
碼字2：c4c3c2c1c0；碼字5：f6f5f4f3f2f1f0;
碼字6:g8g7g6g5g4g3g2g1g0;
碼字7：h8h7h6h5h4h3h2h1h0；
幀結構如表3所列。
圖5糾突發(fā)錯仿真圖
利用幀頭1和幀頭2的重合特點來檢測幀頭，因為碼字交錯發(fā)送時相鄰兩字節(jié)對應位基本01相間的。由表3可得，第3字節(jié)到第8字節(jié)，相鄰字節(jié)至少有6位不相同。因此可借用漢明距的糾錯思想，認為幀頭1和2不重合的位在2位以內，則表示正確收到幀頭。
表3
幀頭111010100幀頭211010100第3字節(jié)a0c0e0f6f0g0g6h0第4字節(jié)a1c1e2d0f1g1g7h1第5字節(jié)a2c2e2d1f2g2g8h2第6字節(jié)b0c3e3d2f3g3h6h3第7字節(jié)b1c4e4d3f4g4h7h4第8字節(jié)b2e6e5d4f5g5h8h5
3FPGA實現(xiàn)設計
�。�1）單工條件下的實現(xiàn)
用兩塊FPGA分別實現(xiàn)編碼器和解碼器。按前面的編解碼原理，編碼器接收子站8位信息和1位同步，輸出8字節(jié)×8位幀結構編碼作遠程傳輸，解碼器收到幀結構編碼，輸出8位信息和1位同步給基站。（在實際應用中，子基站兩MPU還要加入通常的累加和檢錯或偶校驗檢錯。因不屬編解碼內容，不作討論。）
單工電路原理如圖2。
為檢驗電路設計，假設輸入信號為11001010，編碼輸出的幀結構為表4。
表4
幀頭111010100=D4幀頭211010100=D4第3字節(jié)00000111=07第4字節(jié)11111000=FB第5字節(jié)00000111=07第6字節(jié)11111010=FA第7字節(jié)00000101=05第8字節(jié)10111010=BA
編碼器仿真圖如圖3。
同步信號clk_in上升沿到來時，編碼器讀入數(shù)據(jù)信息11001010，并按內部的波特率clk；在下降沿產(chǎn)生正確的幀格式編碼輸出（D4、D4、07、FB、07、FA、05、BA）。
解碼器的仿真圖如圖4所示。
當解碼器判斷收到幀頭（兩個D4），則將同步信號clk_out置高，再按內部波特率clk在上升沿收6字節(jié)的幀結構碼字，在同步信號的下降沿輸出譯碼（11001010）。
糾突發(fā)錯仿真圖如圖5所示。
當傳輸過程出現(xiàn)突發(fā)錯時，第5字節(jié)改為FF，第7字節(jié)改為00，譯碼器給出信息11001010。
糾突發(fā)錯仿真圖如圖5所示。
當傳輸過程出現(xiàn)突發(fā)錯時，第5字節(jié)改為FF，第7字節(jié)改為00，譯碼器給出信息11001010。
因為信息最低位的編碼能糾1位錯，最高位能糾4位錯，所以，當?shù)?～5字節(jié)、第6～8字節(jié)分別出現(xiàn)一個8位的突發(fā)錯，譯碼器均能完全糾正。出現(xiàn)多個突發(fā)錯時，相應的信息低位將出錯，但信息高位因具有更多位的糾錯能力而仍能保持準確性。我們設計的目標也正是盡可能保證高位的正確，以保證精度。
�。�2）基于單工的雙工通信
此時一片F(xiàn)PGA內集成了編碼器和解碼器，與MPU相連的數(shù)據(jù)通信接口仍為8位數(shù)據(jù)線，由MPU發(fā)W/R寫讀信號來控制編解碼，因此同一時間只能單向傳送數(shù)據(jù)，編解碼不能同時進行。準確地說，為半雙工通信。（要改為全雙工，須將MPU的數(shù)據(jù)線接口翻倍，非常占資源。）
雙工電路原理如圖6所示。
雙工編、解碼器的內部電路如圖7所示。（編碼器，解碼器與單工的相同。）
實際上，我們對編碼器和解碼器的輸出分別加了一個傳輸門（transfer_X器件）。該傳輸門由W/R信號控制，一旦傳輸門關閉，則將傳輸門的輸出置于高阻態(tài)（"Z"），因此，編解碼器的輸入輸出不會相互干擾，從而能在同一數(shù)據(jù)線上進行半雙工傳輸。
MPU向FPGA寫信息，F(xiàn)PGA編碼輸出。W/R=0，信息為11001010。
MPU讀FPGA的信息，F(xiàn)PGA收幀結構并解碼。W/R=1，解碼得11001010。
4總結
�、傥覀兊脑O計目的主要在于增加數(shù)據(jù)的容錯能力。FPGA設備加載于MPU的數(shù)據(jù)接口與數(shù)據(jù)通信芯片接口之間，數(shù)據(jù)仍按原系統(tǒng)的發(fā)送方式遠距離傳輸，如圖8所示。因此原有的通信設備不必作改動，就能很方便地加載我們的設計。同時，因為編碼采用的分組碼的位數(shù)可以根據(jù)實際應用場合再做簡單調整，因而能夠提供更大的噪聲冗余。
②FPGA內部提供統(tǒng)一的編解碼波特率，最高由FPGA時鐘頻率決定，仿真圖中采用100ns（10MHz）。MPU收發(fā)信息的波特率最高為編碼波特率的1/8，因為1字節(jié)的數(shù)據(jù)信息要轉換為8字節(jié)幀結構。也就是說，我們是以降低通信的最高速率為代價來換取數(shù)據(jù)的高精度的。因此，我們的設計主要應用于不要求過高速率的通信場合。
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