基于FPGA的四階IIR數(shù)字濾波器

摘要：采用FPGA實(shí)現(xiàn)四階IIR數(shù)字濾波器，通過(guò)兩個(gè)二階節(jié)級(jí)聯(lián)構(gòu)成數(shù)字橢圓低通濾波器。通帶內(nèi)波紋小于0.1dB，阻帶衰減大于32dB。
　　關(guān)鍵詞：四階IIR橢圓濾波器補(bǔ)碼陣列乘法器
　　
　　常用的數(shù)字濾波器有ＦＩＲ數(shù)字濾波器和ＩＩＲ數(shù)字濾波器。ＦＩＲ數(shù)字濾波器具有精確的線(xiàn)性相位特性，在信號(hào)處理方面應(yīng)用極為廣泛，而且可以采用事先設(shè)計(jì)調(diào)試好的ＦＩＲ數(shù)字濾波器ＩＰＣｏｒｅ來(lái)完成設(shè)計(jì)，例如Ａｌｔｅｒａ公司提供的針對(duì)Ａｌｔｅｒａ系列可編程器件的ＭｅｇａＣｏｒｅ，但是需要向Ａｌｔｅｒａ公司購(gòu)買(mǎi)或申請(qǐng)?jiān)囉冒妗Ａ硗�，�?duì)于相同的設(shè)計(jì)指標(biāo)，ＦＩＲ濾波器所要求的階數(shù)比ＩＩＲ濾波器高５～１０倍，成本較高，而且信號(hào)的延遲也較大。ＩＩＲ濾波器所要求的階數(shù)不僅比ＦＩＲ濾波器低，而且可以利用模擬濾波器的設(shè)計(jì)成果，設(shè)計(jì)工作量相對(duì)較小，采用ＦＰＧＡ實(shí)現(xiàn)的ＩＩＲ濾波器同樣具有多種優(yōu)越性。
　　
　�。桑桑覟V波器主要有巴特沃斯濾波器、切比雪夫?yàn)V波器和橢圓濾波器幾種。給出了以上三種濾波器實(shí)現(xiàn)同樣性能指標(biāo)所需的階數(shù)及阻帶衰減的比較，如表１所示。
　　
　　表1三種濾波器的性能比較
　　
　　原型階數(shù)阻帶衰減/dB巴特沃斯615切比雪夫I型425橢圓函數(shù)327
　　由表１可見(jiàn)，橢圓濾波器給出的設(shè)計(jì)階數(shù)比前兩種低，而且頻率特性較好，過(guò)渡帶較窄，但是橢圓濾波器在通帶上的非線(xiàn)性相位響應(yīng)最明顯。本系統(tǒng)選用橢圓函數(shù)濾波器進(jìn)行設(shè)計(jì)。
　　
　�。痹�理分析
　　
　　數(shù)字濾波器實(shí)際上是一個(gè)采用有限精度算法實(shí)現(xiàn)的線(xiàn)性非時(shí)變離散系統(tǒng)，它的設(shè)計(jì)步驟為：首先根據(jù)實(shí)際需要確定其性能指標(biāo)，再求得系統(tǒng)函數(shù)Ｈ（ｚ），最后采用有限精度算法實(shí)現(xiàn)。
　　
　　根據(jù)需要，本系統(tǒng)的設(shè)計(jì)指標(biāo)為：模擬信號(hào)采樣頻率為２ＭＨｚ，每周期最少采樣２０點(diǎn)，即模擬信號(hào)的通帶邊緣頻率為ｆｐ＝１００ｋＨｚ，阻帶邊緣頻率ｆｓ＝１ＭＨｚ，通帶波動(dòng)Ｒｐ不大于０．１ｄＢ（通帶誤差不大于５％），阻帶衰減Ａｓ不小于３２ｄＢ。換算為數(shù)字域指標(biāo)為：Ｗｐ＝０．１π，Ｗｓ＝０．２π，Ｒｐ＝０．１ｄＢ，Ａｓ＝３２ｄＢ。系統(tǒng)函數(shù)Ｈ（ｚ）的計(jì)算采用Ｍａｔｌａｂ軟件比較方便，其中有兩個(gè)現(xiàn)成的函數(shù)可以使用：ｅｌｌｉｐｏｒｄ（ｗｐ／ｐｉ，ｗｓ／ｐｉ，Ｒｐ，Ａｓ）函數(shù)用來(lái)計(jì)算數(shù)字橢圓濾波器的階次Ｎ和３ｄＢ截止頻率ｗｎ，而ｅｌｌｉｐ（Ｎ，Ｒｐ，Ａｓ，ｗｎ）函數(shù)可以求得直接型橢圓ＩＩＲ濾波器的各個(gè)系數(shù)。通過(guò)調(diào)用以上兩個(gè)函數(shù)計(jì)算得到的系統(tǒng)函數(shù)Ｈ（ｚ）為：
　　
　　
　　
　　這是一個(gè)四階ＩＩＲ系統(tǒng)，Ｍａｔｌａｂ計(jì)算出該系統(tǒng)的頻率響應(yīng)如圖１所示，可見(jiàn)滿(mǎn)足設(shè)計(jì)要求。
　　
　　如果采用直接型結(jié)構(gòu)實(shí)現(xiàn)，需用的乘法器和延遲單元相對(duì)較多，而且分子和分母的系數(shù)相差較大，需要較多的二進(jìn)制位數(shù)才能實(shí)現(xiàn)相應(yīng)的精度要求。
　　
　　如果采用二階節(jié)級(jí)聯(lián)實(shí)現(xiàn)，一來(lái)各基本節(jié)的零點(diǎn)、極點(diǎn)可以很方便地單獨(dú)進(jìn)行調(diào)整，二來(lái)可以降低對(duì)二進(jìn)制數(shù)位數(shù)的要求。給出了一個(gè)直接型結(jié)構(gòu)轉(zhuǎn)為級(jí)聯(lián)型結(jié)構(gòu)的ｄｉｒ２ｃａｓ．ｍ文件，利用該函數(shù)求得系統(tǒng)函數(shù)的級(jí)聯(lián)表達(dá)形式為：
　　
　�。龋ǎ�）＝Ｈ１（ｚ）×Ｈ２（ｚ）＝（0.11-0.1041z-1+0.11z-2）/(1-1.58z-1+0.6469z-2)×(0.2464-0.426z-1+0.2464z-2)/(1-1.7753z-1+0.892z-2)
　　
　　由上式可以看出，每個(gè)二階節(jié)的分子、分母系數(shù)差異減少了。值得注意的是，在分配二階節(jié)的增益時(shí)，要保證每個(gè)節(jié)不會(huì)發(fā)生運(yùn)算溢出，可以先用Ｍａｔｌａｂ軟件分析計(jì)算來(lái)合理安排各節(jié)的增益。經(jīng)過(guò)計(jì)算，本文采用第一級(jí)分配０.１１，第二級(jí)分配０.２４６４,可以保證在要求的輸入范圍，沒(méi)有數(shù)據(jù)溢出發(fā)生。
　　
　�。蚕到y(tǒng)實(shí)現(xiàn)
　　
　　將第一個(gè)二階節(jié)的系統(tǒng)函數(shù)表示為差分方程:
　　
　　ｙ１(ｎ)＝ａ０ｘ(ｎ)－ａ１ｘ(ｎ－１)＋ａ２ｘ(ｎ)＋ｂ０ｙ(ｎ－１)－ｂ１ｙ(ｎ－２)
　　
　�。剑埃�１１ｘ(ｎ)－０.１０４１ｘ(ｎ－１)＋０．１１ｘ(ｎ)＋１.５８ｙ(ｎ－１)－０.６４６９ｙ(ｎ－２)
　　
　　可以看出，一個(gè)二階節(jié)的實(shí)現(xiàn)需要五次乘法運(yùn)算、四次加法運(yùn)算（采用二進(jìn)制補(bǔ)碼將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算）。兩個(gè)二階節(jié)共需要十次乘法運(yùn)算。雖然現(xiàn)在已有上千萬(wàn)門(mén)的ＦＰＧＡ產(chǎn)品可供選用，但是一般應(yīng)用時(shí)全部采用硬件陣列乘法器畢竟不太合適，而如果采用串行乘法器進(jìn)行分時(shí)復(fù)用，其工作速度也不太理想。
　　
　　本文采用一個(gè)折中的方法實(shí)現(xiàn)，即乘加單元（ＭＡＣ）的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運(yùn)算速度。需要注意的是，ＭＡＸ＋ｐｌｕｓⅡ的ＬＰＭ庫(kù)中乘法運(yùn)算為無(wú)符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無(wú)符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。每個(gè)二階節(jié)完成一次運(yùn)算共需要６個(gè)時(shí)鐘周期，而且需采用各自獨(dú)立的ＭＡＣ實(shí)現(xiàn)兩級(jí)流水線(xiàn)結(jié)構(gòu)，即每個(gè)數(shù)據(jù)經(jīng)過(guò)兩個(gè)二階節(jié)輸出只需要６個(gè)時(shí)鐘周期。
　　
　�。玻�１系統(tǒng)原理框圖
　　
　　系統(tǒng)原理框圖如圖２所示，模擬信號(hào)經(jīng)過(guò)ＴＬＣ５５１０轉(zhuǎn)換為００Ｈ～ＦＦＨ的二進(jìn)制數(shù)后，送入四階ＩＩＲ低通濾波器，處理后輸出１０位二進(jìn)制數(shù)送ＡＤ７５２０得到雙極性的模擬電壓輸出。
　　
　　圖3四階IIR濾波器的頂層原理圖
　　
　�。玻�２頂層ＩＩＲ模塊
　　
　　頂層ＩＩＲ模塊如圖３所示。主要由一個(gè)時(shí)序控制模塊ＩＩＲＣ、兩個(gè)ＩＩＲ二階節(jié)模塊（ＩＩＲ１和ＩＩＲ２）構(gòu)成。ＩＩＲ模塊設(shè)計(jì)為１０位二進(jìn)制補(bǔ)碼輸入，最高位ａｄ９為補(bǔ)碼符號(hào)位，次高位ａｄ８用于防止運(yùn)算時(shí)的溢出�？梢�(jiàn)該ＩＩＲ模塊實(shí)際可以輸入９位二進(jìn)制補(bǔ)碼數(shù)，但ＴＬＣ５５１０的輸出數(shù)據(jù)為８位，輸入到ＩＩＲ模塊時(shí)，將ａｄ９和ａｄ８引腳均接地，即輸入為正極性電壓。
　　
　�。悖欤蜉斎攵藶楫惒角辶愣�，高電平有效。當(dāng)輸入時(shí)鐘ｃｌｋ為１２ＭＨｚ時(shí)，ＩＩＲ模塊產(chǎn)生一個(gè)頻率為２ＭＨｚ的ｃｌｋ＿ａｄ輸出時(shí)鐘提供給ＴＬＣ５５１０。輸出數(shù)據(jù)ｄｏｕｔ為１０位二進(jìn)制補(bǔ)碼。ＩＩＲ１和ＩＩＲ２模塊構(gòu)成級(jí)聯(lián)結(jié)構(gòu)。
　　
　�。玻�３ＩＩＲ１和ＩＩＲ２模塊
　　
　�。桑桑遥�、ＩＩＲ２模塊主要由兩個(gè)模塊構(gòu)成，一個(gè)是數(shù)據(jù)移位模塊，在ＣＬＫ＿Ｒ時(shí)鐘作用下將差分方程的各ｘ、ｙ值延遲一個(gè)時(shí)鐘；另一個(gè)模塊是補(bǔ)碼乘加單元，用ＶＨＤＬ語(yǔ)言編寫(xiě)，兩個(gè)乘數(shù)先取補(bǔ)后再進(jìn)行陣列乘法，在ＣＬＫ＿Ｂ時(shí)鐘控制下完成一次乘加運(yùn)算，乘積取補(bǔ)后輸出，共需要６個(gè)時(shí)鐘。
　　
　　差分方程的各系數(shù)如表２所示，采用１０位定點(diǎn)純小數(shù)補(bǔ)碼表示。
　　
　　表2二階差分方程的系數(shù)
　　
　　系數(shù)a0a1a2b0b1IIR101CH3E6H01CH194H35BHIIR203FH393H03FH1C6H31CH
　　另外?熏模塊中的五個(gè)系數(shù)定義為常數(shù)，以節(jié)省硬件資源，并且采用０舍１入法進(jìn)行數(shù)據(jù)處理，盡量提高數(shù)據(jù)運(yùn)算精度。ＶＨＤＬ程序如下：
　　
　�。澹睿簦椋簦�ｓｍｕｌｔａｄｄ１ｉｓ
　　
　　ｐｏｒｔ(ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ:ｉｎｓｔｄ＿ｌｏｇｉｃ:
　　
　�。�０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０);
　　
　�。�ｏｕｔ:ｏｕｔｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０));
　　
　�。澹睿洌螅恚酰欤簦幔洌洌�;
　　
　�。幔颍悖瑁椋簦澹悖簦酰颍澹猓澹瑁幔觯铮妫螅恚酰欤簦幔洌洌保椋�
　　
　�。螅椋纾睿幔欤簦幔�,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;
　　
　�。螅椋纾睿幔欤悖睿�:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｔａ,ｔｂ,ｔａａ,ｔｂｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(８ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤簦恚穑�,ｔｍｐｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｔｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(１８ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤簦穑�:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ,２２ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤�ｔｍｐ,ｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２３ｄｏｗｎｔｏ０);
　　
　　ｃｏｎｓｔａｎｔａ０:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０:＝“０００００１１１００”
　　
　�。ㄆ溆喑�數(shù)說(shuō)明略）
　　
　　ｂｅｇｉｎ
　　
　�。簦穑玻睿迹剑簦幔睿�ｏｒｔｂｎ;－－求補(bǔ)后送陣列乘法器
　　
　　ｔａａ＜＝ｎｏｔｔａ＋‘１’ｗｈｅｎ(ｔａｎ＝‘１’)ｅｌｓｅｔａ;
　　
　�。簦猓猓迹剑睿铮簦簦猓�‘１’ｗｈｅｎ(ｔｂｎ＝‘１’)ｅｌｓｅｔｂ;
　　
　　ｔｐｐ＜＝‘１’＆‘１’＆‘１’＆‘１’＆ｎｏｔｔｐ＋‘１’ｗｈｅｎ(ｔｐ２ｎ＝‘１’)ｅｌｓｅｔｐ;
　　
　�。簦恚穑幔迹剑幔埃鳎瑁澹睿悖睿簦剑埃澹欤螅�
　　
　　ａ１ｗｈｅｎｃｎｔ＝１ｅｌｓｅ
　　
　�。幔玻鳎瑁澹睿悖睿簦剑玻澹欤螅�
　　
　�。猓埃鳎瑁澹睿悖睿簦剑常澹欤螅�
　　
　�。猓保鳎瑁澹睿悖睿簦剑矗澹欤螅�(ｏｔｈｅｒｓ＝＞‘０’);
　　
　�。簦恚穑猓迹剑�０ｗｈｅｎｃｎｔ＝０ｅｌｓｅ
　　
　　ｘ１ｗｈｅｎｃｎｔ＝１ｅｌｓｅ
　　
　�。�２ｗｈｅｎｃｎｔ＝２ｅｌｓｅ
　　
　�。�０ｗｈｅｎｃｎｔ＝３ｅｌｓｅ
　　
　�。�１ｗｈｅｎｃｎｔ＝４ｅｌｓｅ(ｏｔｈｅｒｓ＝＞‘０’);
　　
　�。簦幔迹剑簦恚穑�(８ｄｏｗｎｔｏ０);ｔｂ＜＝ｔｍｐｂ(８ｄｏｗｎｔｏ０);
　　
　�。簦幔睿迹剑簦恚穑�(９);ｔｂｎ＜＝ｔｍｐｂ(９);
　　
　�。簦穑迹剑簦幔�*ｔｂｂ;
　　
　�。穑迹�(ｏｔｈｅｒｓ＝＞‘０’)ｗｈｅｎ(ｔｍｐｂ＝“００００００００００”)ｅｌｓｅ
　　
　　ｔｐ２ｎ＆ｔｐｐ;
　　
　�。穑颍铮悖澹螅�(ｃｌｋ＿ｒｅｇ,ｃｌｋ＿ｒｅｇｂｔ)
　　
　�。猓澹纾椋�
　　
　　ｉｆｃｌｋ＿ｒｅｇ＝‘１’ｔｈｅｎｃｎｔ＜＝“０００”;ｙｔｍｐ＜＝(ｏｔｈｅｒｓ＝＞‘０’);
　　
　�。澹欤螅椋�(ｃｌｋ＿ｒｅｇｂｔ’ｅｖｅｎｔａｎｄｃｌｋ＿ｒｅｇｂｔ＝‘１’)ｔｈｅｎ
　　
　�。椋妫悖睿簦迹担簦瑁澹睿悖睿簦迹剑悖睿簦�１;ｙｔｍｐ＜＝ｙｔｍｐ＋ｐ;
　　
　�。澹欤螅椋�(ｃｎｔ＝５)ｔｈｅｎ
　　
　　ｉｆｙｔｍｐ(７)＝‘１’ｔｈｅｎ
　　
　�。�ｏｕｔ(８ｄｏｗｎｔｏ０)＜＝ｙｔｍｐ(１６ｄｏｗｎｔｏ８)＋１;
　　
　�。�ｏｕｔ(９)＜＝ｙｔｍｐ（２３）；
　　
　�。澹欤螅澹�ｏｕｔ（８ｄｏｗｎｔｏ０）＜＝ｙｔｍｐ（１６ｄｏｗｎｔｏ８）；
　　
　�。�ｏｕｔ（９）＜＝ｙｔｍｐ（２３）；ｅｎｄｉｆ；
　　
　�。澹睿洌椋�；
　　
　　ｅｎｄｉｆ；
　　
　　ｅｎｄｐｒｏｃｅｓｓ；
　　
　　ｅｎｄｂｅｈａｖ；
　　
　　ＩＩＲ２模塊的輸出數(shù)據(jù)采用將補(bǔ)碼最高符號(hào)位直接取反轉(zhuǎn)換為移碼后，就可以送到ＤＡＣ７５２０實(shí)現(xiàn)雙極性信號(hào)輸出。
　　
　　３系統(tǒng)性能測(cè)試
　　
　　系統(tǒng)性能的測(cè)試采用單極性方波周期信號(hào)作為輸入信號(hào)。信號(hào)的頻率為１００ｋＨｚ，在采樣頻率為２ＭＨｚ時(shí)，每個(gè)周期采樣２０個(gè)點(diǎn)，換算成數(shù)字域頻率為０．１π，其二次諧波的數(shù)字頻率為０．２π。輸入到ＴＬＣ５５１０的信號(hào)電壓幅度為０～２Ｖ，則經(jīng)過(guò)Ａ／Ｄ轉(zhuǎn)換后的輸出為００Ｈ～ＦＦＨ。由于低通濾波器的阻帶截止頻率選在２００ｋＨｚ，衰減３２ｄＢ，由信號(hào)理論分析可知，周期方波信號(hào)沒(méi)有二次諧波，所以對(duì)三次諧波的衰減經(jīng)過(guò)ＩＩＲ濾波器后輸出有直流分量的基波（頻率為１００ｋＨｚ）正弦信號(hào)。理論計(jì)算給出的方波周期信號(hào)基波幅度為：
　　
　　2E/π＝(2×255)/π＝１６２．３４
　　
　　輸入一個(gè)周期的數(shù)據(jù)，Ｍａｔｌａｂ的計(jì)算值與ＭＡＸ＋ｐｌｕｓⅡ的仿真值如表３所示。
　　
　　表3濾波后輸出的數(shù)據(jù)
　　
　　輸入數(shù)據(jù)255255255255255255255255255255計(jì)算值28.7-8.2-29.4-34.9-25.2-1.334.880.0130.5182.0仿真值321020999993100213680129179輸入數(shù)據(jù)0000000000計(jì)算值223.4260.2281.4286.9277.2253.2217.1172.0121.570.1仿真值21925527628227325021517112272
　　由表３可見(jiàn)，仿真輸出值為補(bǔ)碼，谷點(diǎn)輸出值９９３換算成符號(hào)數(shù)為９９３－１０２４＝－３１。Ｍａｔｌａｂ軟件計(jì)算的滿(mǎn)度輸出值為２８６．９，其基波幅度為[２８６.９－(－３４.9)]／２＝１６０.９，與理論值的誤差為:
　　
　　(160.9-162.34)/162.34＝－０.８７％
　　
　　四階ＩＩＲ濾波器實(shí)現(xiàn)的滿(mǎn)度輸出值為[２８２－(－３１)]／２＝１５６.５，與理論值的誤差為：
　　
　�。�156.5-162.34）/162.34＝－３.６％
　　
　　這是由于有限精度算法所引起的誤差，可以通過(guò)增加二進(jìn)制位數(shù)來(lái)提高系統(tǒng)的運(yùn)算精度。圖４給出單極性方波信號(hào)的前三個(gè)周期經(jīng)過(guò)濾波后得到的含直流分量的輸出波形，其中實(shí)線(xiàn)為Ｍａｔｌａｂ的計(jì)算值，“*”為ＭＡＸ＋ｐｌｕｓⅡ的仿真輸出。可見(jiàn)，該四階級(jí)聯(lián)ＩＩＲ濾波器達(dá)到了設(shè)計(jì)要求。
　　
　　如果改變?yōu)V波器的輸入時(shí)鐘頻率，則可以改變?yōu)V波器的截止頻率。另外如果輸入無(wú)直流分量的周期信號(hào)，而且其頻率為采樣頻率的１／２０，則該低通濾波器可以直接得到基波分量輸出。其實(shí)，要將ＴＬＣ５５１０輸出的直流分量濾出很容易，只需利用ＦＰＧＡ做一個(gè)減法運(yùn)算即可。
　　

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