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新一代CPLD及其應用
摘要：介紹了新一代可編程邏輯器件Stratix系列，并在此基礎上詳細敘述了基于Stratix系列設計高階FIR濾波器的方法和步驟，通過舉例總結了CPLD在數(shù)字信號處理方面的優(yōu)越性和良好的發(fā)展前景。關鍵詞：CPLD FIR
近年來，隨著集成芯片制造技術的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點，應用領域不斷擴大，越來越多的電子系統(tǒng)開始采用可編程邏輯器件來實現(xiàn)數(shù)字信號處理，從而使通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數(shù)學計算得以實現(xiàn)。繼QuickLogic和XILINX分別開發(fā)了內含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿足高速數(shù)字信號算是系統(tǒng)的設計要求。
1 Stratix系列器件的主要特性
同其它含有嵌入式FIR core的CPLD相比較，Stratix系列CPLD采用了1.5V內核，0.13μm全銅工藝，由QuartusII 2.0以上版本軟件支持，可以重復編程，通過JTAG接口或者EPROM加載程序，內部有DSP模塊、PLL、大帶寬高速I/O接口和大容量存儲模塊。主要內部資源參見表1。
表1 Stratix器件內部資源表
模塊 60 82 138 171 183 292 364 520 MegaRAM
模塊 1 2 2 4 4 6 9 12 RAM總量（bit） 920,448 1,2669,248 1,944,576 3,317,184 3,4423,744 5,215,104 7,9427,520 10,118,016 DSP模塊 6 10 10 12 14 18 22 28 嵌入式乘器（99） 48 80 80 96 112 144 176 224 鎖相環(huán) 6 6 6 10 12 12 12 12 用戶最多可用引腳 422 582 702469/672 726 818 1,018 1,234 1,310
該系列CPLD主要特點包括：
·高性能體系：Stratix系列器件的新結構采用了DitrectDriveTM技術和快速連續(xù)MultiTrackTM互聯(lián)技術。MultiTrackTM互聯(lián)技術可以根據(jù)走線不同長度進行優(yōu)化，改善內部模塊之間的互聯(lián)性能。Altera公司特有的DirectDriveTM技術保證片內所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術與QuartusII 2.0以上版本軟件提供的LogicLock(tm)功能相結合，便于進行模塊化設計，簡化了系統(tǒng)集成。Stratix系統(tǒng)器件片內的全局和本地時鐘資源提供了多達40個獨立的系統(tǒng)時鐘，有利于實現(xiàn)最豐富的系統(tǒng)性能；全新的布線結構，分為三種長度的行列布線，在保證延時可預測的同時，增加了布線的靈活性。
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·大容量存儲資源：Stratix器件中的TriMatrix存儲結構具有高達10Mbit的RAM和高達12Tbps的峰值存儲帶；有三種不的嵌入存儲模塊類型，它們都具有混合寬度和混合時鐘模式嵌入移位寄存器功能，可用于多種不同的場合：
512bit M512模塊（512×1bit到32×18bit）：512位模塊加上校驗，可用于接口速率適配的FIFO。
4Kbit M4K模塊（4096×1bit到128×36bit）：4K位模塊加上校驗，可用于小型數(shù)據(jù)塊存儲和多通道I/O協(xié)議。
512Kbit MegaRAM模塊（64K×9bit到4K×144bit）：512K位RAM加上校驗，可用于存儲大型數(shù)據(jù)塊或者Nios TM嵌入式處理器軟核代碼等。
其中，4Kbit M4K模塊和512Kbit MegaRAM模塊支持完全的雙端口模式。所有存儲資源分布在整個器件中，設計者可根據(jù)設計的存儲器類型和容量大小，通過Altera Quartus II軟件的MegaFunction函數(shù)，靈活選擇不同參數(shù)，配置成特定存儲容量的RAM、DPRAM、FIFO等特殊模塊。
圖2 高速數(shù)字信號預處理模塊結構圖
·高帶寬DSP模塊：Stratix DSP模塊包括硬件乘法器、加法器、減法器、累加器和流水線寄存器。各個功能單元之間有專用的走線，具有針對Stratix器件內部大量存儲器的專用存儲器結構接口，因此通過優(yōu)化設計，DSP模塊可提供高達2.0GMACS的DSP性能，并且具有盡可能小的布線擁塞。其電路結構如圖1所示。
Altera Quartus II軟件的MegaFunction提供了多種DSP模塊操作模式。每一DSP模塊可針對不同的應用，通過選擇合適的DSP模塊操作模式，實現(xiàn)8個9×9位乘法器、4個18×18位乘法器或一個36×36位乘法器。當配置為36×36位乘法器模式時，DSP模式還可實現(xiàn)浮點算法。專用的乘法器電路支持帶符號和不帶符號乘法操作，并可在不帶來任何精度損失的情況下，動態(tài)地在兩種運算之間切換。
Stratix器件的DSP模塊提供了高于DSP處理器的數(shù)據(jù)處理能力，并且更為靈活和經濟。每一Stratix DSP模塊可提供多達8個運行在250MHz的并行乘法器，數(shù)據(jù)吞吐能力高達2GMACS。最大的Stratix器件EP1S125包括28個DSP模塊，可完成高達224個并行乘法操作，并提供56GMACS的總線數(shù)據(jù)吞吐能力；而傳統(tǒng)的DSP處理器最多僅可同時進行8個并行乘法操作，數(shù)據(jù)吞吐量也只有8.8GMACS。除了DSP模塊中的專用乘法器以外，還可利用邏輯單元（LE）實現(xiàn)乘法器和DSP功能。例如，可在Stratix器件中利用大約9600個邏輯單元實現(xiàn)一個256階FIR濾波器。Stratix系列的EP1S120包括大約114140個邏輯單元，可以容納11個這樣的濾波器。每一濾波器可運行在200MHz，這意味著通過利用LE可提供563GMACS的器件總吞吐能力。結合DSP模塊提供的56GMACS數(shù)據(jù)吞吐能力，Stratix器件可提供高達620GMACS的數(shù)據(jù)總吞吐能力。因此Stratix器件適用于大數(shù)據(jù)量數(shù)字信號處理。
·支持多種I/O標準和高速接口：Stratix器件支持現(xiàn)有和將來的多種高速接口，如SFI-4、SPI-4、HyperTransport和RapidIO；多種高速外部存儲器件接口，如DDR SDRAM/SDR SDRAM、ZBT、QDR、QDRII和DDR SRAM/DDR FCRAM；也支持多種單端和差分I/O標準，如LVDS、HyperTransport、LVPECL、PCML、SSTL和STL，能夠在不同接口電平和協(xié)議下高速傳送數(shù)據(jù)。典型的True-LVDSTM專用電路包括SERDES電路、差分I/O緩沖器、數(shù)據(jù)定位電路和精確調整時鐘數(shù)據(jù)關系的鎖相環(huán)（PLL），具有840Mbps性能，提供很高的數(shù)據(jù)吞吐能力，能夠確保數(shù)據(jù)在所需的高比特率下可靠地傳送和接收。
·時鐘管理功能：每個Stratix器件有多達12個PLL和40個全局，采用全功能的嵌入式鎖相環(huán)（PLL）管理片內和片外時鐘，可以進行頻率合成、倍頻、分頻、調整相位和延遲。Stratix器件提供了兩種PLL：增強型PLL支持外部時鐘反饋、時鐘轉換、PLL重置、可編程帶寬等功能；快速型PLL用于優(yōu)化高速差分I/O端口和全局時鐘，實現(xiàn)最豐富的系統(tǒng)性能。
·終端技術：Stratix器件的片內終端技術提供了串行、并行、差分、單端片內端接電阻，實現(xiàn)了驅動阻抗匹配，減小了傳輸終端反射，改善了信號的完整性，提高了差分和單端I/O傳輸信號的質量和可靠性。同時，由于去除了多個分立終端電阻，減少了部件數(shù)量，從而減小了印刷電路板的復雜性，優(yōu)化了印刷電路板的布局和布線。
·NiosTM軟核嵌入處理器：NiosTM軟件嵌入式處理器為Stratix、APEX等高端CPLD設計，可以實現(xiàn)SOPC（System-on-a-Progamable-Chip）集成。它提供了16位專用指令集、ALU、同步地址發(fā)生器、16或32bit數(shù)據(jù)總線、各種外設（如定時器、SRAM、FLASH）和接口（如UART、PIO、SPI、PWM、SDRAM接口和IDE硬盤控制器等），把微處理器的優(yōu)點和PLD異常強大的DSP處理器功能結合在一起。DSP設計者采用Stratix DSP模塊和Nios軟核處理器，可以充分利用高性能DSP模塊和軟核處理器為軟件算法實現(xiàn)所需的控制邏輯，通過硬件CPLD完成軟件DSP算法。
·器件配置和遠程系統(tǒng)升級：配置了差錯恢復電路，確保了遠程可靠、安全地系統(tǒng)升級和差錯修復。如果恢復電路在重配置錯誤時，差錯恢復電路將安全地回到初始的設置。
圖2 低通濾波器的性能
2 Stratix器件的典型應用
在高速信號處理系統(tǒng)中，通用DSP已經無法滿足實時性、快速性的要求。設計者經常采用DSP+CPLD的結構，將任務分解成DSP完成的計算方式及控制結構比較復雜的信號處理算法和CPLD完成的時序組合邏輯及某些簡單的運算，從而使系統(tǒng)處理能力顯著提高。采用Stratix器件設計了高速數(shù)字信號預處理模塊。
2.1 Stratix器件應用設計
高速數(shù)字信號預處理模塊用于對原始數(shù)據(jù)進行濾波降采樣處理，達到降低采樣率、減少數(shù)據(jù)量、提高系統(tǒng)實時性的目的。具體結構如圖2所示。原始數(shù)據(jù)通過FPDP端口接收并經過大容量DPRAM，并通過PCI總線送回主機，進行現(xiàn)場數(shù)據(jù)保存；另一方面拋棄輔助數(shù)據(jù)，提取真實數(shù)據(jù)包后，傳送到降抽樣濾波器，其結果由通用浮點DSP芯片ADSP21160讀取，通過特有的Link Port傳送到主處理板。所有FIFO、DPRAM、DSP模塊均使用EP1S25內部資源。這種CPLD+DSP的混合結構設計可以同時具有DSP運算能力強和EP1S25速度高、資源豐富、設計靈活的特點，能適應大數(shù)據(jù)流的處理。
2.2 FIR濾波器仿真設計和參數(shù)計算
設計的核心部分是基于Stratix EP1S25設計的兩個結構相同的低通濾波器，分別對I/Q兩路原始數(shù)據(jù)進行濾波處理，使得其帶寬降低。為了選取適當?shù)臑V波器階數(shù)，必須在濾波效果和運算量之間進行折中。單純從濾波效果的角度講，濾波器階數(shù)越高，越能逼近理想的矩形通帶，提高抽樣后信號的信噪比。但是階數(shù)越高，運算量就越大，因此必須限制濾波器的階數(shù)。綜合考慮EP1S25中DSP模塊數(shù)量與信號指標要求，即可確定濾波器的階數(shù)。完成分析之后，在MATLAB下計算濾波器的參數(shù)，然后將參數(shù)歸一化，重新分析濾波器性能是否滿足要求。圖3是參數(shù)歸一化前、后頻率響應特性的對比。歸一化后的參數(shù)可以直接作為FIR濾波器參數(shù)供CPLD設計使用。
2.3 基于CPLD的抽樣FIR濾波器的結構設計
基于CPLD設計的FIR濾波器結構可以采用以下幾種類型：直接型FIR濾波器、倒置型FIR濾波器和降抽樣型FIR濾波器。直接型FIR濾波器是CPLD實現(xiàn)FIR濾波器的最常用結構，來源于FIR公式的推導，是一種常見的模型。考慮到FIR的參數(shù)是對稱的，可以采用對稱的直接型結構。倒置型FIR濾波器是直接型FIR濾波器的變形，與直接型不同之處在于：直接型的加乘器是完全對稱的，在設計中，可以統(tǒng)一的加法器、乘法器后插入緩存器，對計算結果進行暫存，實現(xiàn)對數(shù)據(jù)的流水處理；而倒置型不具備這個特點，它的乘加器運算必須在一個時鐘周期內完成，否則運算錯誤。降抽樣型FIR濾波器（圖4是8階2抽1 FIR濾波器）在結構上類似于直接到FIR的并聯(lián)，與前面兩種濾波器的最大不同之處是邊濾波邊抽樣。
前兩種FIR濾波器通常用于串行輸入數(shù)據(jù)的情況下。直接型由于對稱結構，可以采用流水調度，所以工作頻率很高，但是數(shù)據(jù)延遲比較大，40階的濾波器可以達到20個時鐘周期，控制比較復雜；倒置型結構的優(yōu)點是沒有數(shù)據(jù)延遲，控制簡單，但是工作頻率很低，與CPLD的乘加器性能有關；降抽樣型FIR濾波器適用于輸入數(shù)據(jù)是壓縮數(shù)據(jù)的情況，即輸入的數(shù)據(jù)由多個原始數(shù)據(jù)組成，可以避免數(shù)據(jù)拆包重組和濾波后的抽樣，便于CPLD設計，最大的特點是可以在較低的時間頻率下完成濾波抽樣，不會造成數(shù)據(jù)的積累。從結構上分析，降抽樣型FIR濾波器和直接型類似，也存在控制復雜的問題。
2.4 降抽樣型FIR濾波器的仿真結果
設計中通過調用Altera Quartus II軟件的MegaFunction中的乘加器實現(xiàn)了一個32階降抽樣FIR濾波器。通過仿真，該濾波器完成對輸入的4096點數(shù)據(jù)流的濾波和1/4降抽樣的實時處理，只需要1024個時鐘周期，輸出延遲10個時鐘周期，處理速度大大高于通用DSP，仿真的最高工作頻率fmax達到了132MHz。在系統(tǒng)實際測試中，CPLD的最高工作頻率fmax超80MHz，數(shù)據(jù)吞吐量達到2560Mbit/s。
采用Stratix系列的EP1S25設計的高速數(shù)字信號預處理模塊，在實驗中，EP1S25承擔了70%的運算量，使系統(tǒng)達到了實時數(shù)字信號處理的要求。實驗同時證明，采用基于CPLD的FIR濾波器和高性能DSP+CPLD的混合結構，可以同時具有DSP軟件算法編程方便和CPLD結構靈活配置、適合固定算法的特點，對不同的算法都有較強的適應能力。
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