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基于CPLD的系統(tǒng)中I2C總線的設計
摘要：在介紹Ｉ２Ｃ總線協(xié)議的基礎上，討論了基于ＣＰＬＤ的系統(tǒng)中Ｉ２Ｃ總線的設計技術，并結合工程實例設計了Ｉ２Ｃ總線ＩＰ核，給出了部分源代碼和仿真結果。關鍵詞：Ｉ２Ｃ總線 ＩＰ核 ＣＰＬＤ
Ｉ２Ｃ總線是ＰＨＩＬＩＰＳ公司推出的新一代串行總線，其應用日漸廣泛?１～２?。目前許多單片機都帶有Ｉ２Ｃ總線接口，能方便地實現(xiàn)Ｉ２Ｃ總線設計；對沒有Ｉ２Ｃ總線的微控制器（ＭＣＵ），可以采用兩條Ｉ／Ｏ口線進行模擬。在以單片機為ＭＣＵ的系統(tǒng)中很容易實現(xiàn)Ｉ２Ｃ總線的模擬擴展，有現(xiàn)成的通用軟件包可以使用?２～３?。
對有些基于ＣＰＬＤ的系統(tǒng)，要與帶有Ｉ２Ｃ總線接口的外圍器件連接，實現(xiàn)起來相對復雜一些。為實現(xiàn)系統(tǒng)中的Ｉ２Ｃ總線接口，可以另外引入單片機，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的專用Ｉ２Ｃ總線擴展器）進行擴展，但這樣會增加系統(tǒng)成本，使系統(tǒng)冗余復雜。像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有專用的基于ＣＰＬＤ器件的Ｉ２Ｃ總線ＩＰ核，但這些ＩＰ核的通用性不強，需要的外圍控制信號較多，占用系統(tǒng)很大的資源，因此直接采用這種ＩＰ核不可取。
鑒于此，依照Ｉ２Ｃ總線協(xié)議的時序要求，在基于ＣＰＬＤ的系統(tǒng)中開發(fā)了自己的Ｉ２Ｃ總線ＩＰ核。對于一些帶有Ｉ２Ｃ總線接口的外圍器件較少、對Ｉ２Ｃ總線功能要求較簡單的ＣＰＬＤ系統(tǒng)，自主開發(fā)ＩＰ核顯得既經(jīng)濟又方便。
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１ Ｉ２Ｃ總線的協(xié)議
Ｉ２Ｃ總線僅僅依靠兩根連線就實現(xiàn)了完善的全雙工同步數(shù)據(jù)傳送：一根為串行數(shù)據(jù)線（ＳＤＡ），一根為串行時鐘線（ＳＣＬ）。該總線協(xié)議有嚴格的時序要求。總線工作時，由時鐘控制線ＳＣＬ傳送時鐘脈沖，由串行數(shù)據(jù)線ＳＤＡ傳送數(shù)據(jù)�？偩�傳送的每幀數(shù)據(jù)均為一個字節(jié)（８ ｂｉｔ），但啟動Ｉ２Ｃ總線后，傳送的字節(jié)個數(shù)沒有限制，只要求每傳送一個字節(jié)后，對方回應一個應答位（Ａｃｋｎｏｗｌｅｄｇｅ Ｂｉｔ）。發(fā)送數(shù)據(jù)時首先發(fā)送數(shù)據(jù)的最高位（ＭＳＢ）。
Ｉ２Ｃ總線協(xié)議規(guī)定，啟動總線后第一個字節(jié)的高７位是從器件的尋址地址，第８位為方向位（“０”表示主器件對從器件的寫操作；“１”表示主器件對從器件的讀操作），其余的字節(jié)為操作的數(shù)據(jù)�？偩�每次傳送開始時有起始信號，結束時有停止信號。在總線傳送完一個或幾個字節(jié)后，可以使ＳＣＬ線的電平變低，從而使傳送暫停。
圖１列出了Ｉ２Ｃ總線上典型信號的時序，圖２表示Ｉ２Ｃ總線上一次完整的數(shù)據(jù)傳送過程。
依據(jù)Ｉ２Ｃ總線的傳輸協(xié)議，總線工作時的具體時序如下：
起始信號（Ｓ）：在時鐘ＳＣＬ為高電平期間，數(shù)據(jù)線ＳＤＡ出現(xiàn)由高電平向低電平的變化，用于啟動Ｉ２Ｃ總線，準備開始傳送數(shù)據(jù)；
停止信號（Ｐ）：在時鐘ＳＣＬ為高電平期間，數(shù)據(jù)線ＳＤＡ出現(xiàn)由低電平向高電平的變化，用于停止Ｉ２Ｃ總線上的數(shù)據(jù)傳送；
應答信號（Ａ）：Ｉ２Ｃ總線的第９個脈沖對應應答位，若ＳＤＡ線上顯示低電平則為總線“應答”（Ａ），若ＳＤＡ線上顯示高電平則為“非應答”（／Ａ）；
數(shù)據(jù)位傳送：Ｉ２Ｃ總線起始信號或應答信號之后的第１～８個時鐘脈沖對應一個字節(jié)的８位數(shù)據(jù)傳送。在脈沖高電平期間，數(shù)據(jù)串行傳送；在脈沖低電平期間，數(shù)據(jù)準備，允許總線上數(shù)據(jù)電平變化。
２ 應用實例
２．１ 實例模型介紹
現(xiàn)舉某應用實例，要求對顯示器的視頻信號進行采集、處理和再顯示，整個系統(tǒng)采用ＣＰＬＤ器件進行控制。信號采集采用Ａ／Ｄ公司的專用視頻采集芯片ＡＤ９８８３，該芯片在使用前需要依據(jù)實際的功能指標進行初始化。初始化過程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ兩引腳進行。在系統(tǒng)中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,實現(xiàn)初始化：按照Ｉ２Ｃ總線協(xié)議向ＡＤ９８８３的１９個內部寄存器（０１Ｈ～１３Ｈ）寫入１９組固定的８位數(shù)據(jù)；第１４Ｈ寄存器為只讀型同步檢測寄存器，僅用于檢測幾個關鍵的數(shù)據(jù)設置。
可見該Ｉ２Ｃ總線模型如下：單主操作，只實現(xiàn)簡單的寫和讀操作（亦可只有寫操作，只是硬件調試的時候會麻煩些），寫地址連續(xù)，沒有競爭和仲裁，是很簡單的Ｉ２Ｃ總線系統(tǒng)。由此設計了如圖３所示的ＩＰ核。其中，ＲＥＳＥＴ為復位信號，ＣＬＫ為系統(tǒng)時鐘。
為了軟件仿真方便，把雙向數(shù)據(jù)線ＳＤＡ用分離的兩條線模擬：ＳＤＡ為數(shù)據(jù)輸出，ＳＤＡＡＣＫ為ＳＤＡ的應答信號。軟件仿真成功后，只要把ＳＤＡ設置為雙向，稍微修改一下程序就可以向ＣＰＬＤ器件下載，進行實際應用。
對ＡＤ
９８８３內部地址連續(xù)的寄存器進行初始化，Ｉ２Ｃ總線上傳輸?shù)臅r序信號依次為：開始信號（Ｓ）；從器件地址和寫操作位（ＳＬＡＷ）；內部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；寫入基地址的數(shù)據(jù)（Ｄａｔａ０）；寫入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的數(shù)據(jù)（Ｄａｔａ１）；寫入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的數(shù)據(jù)（Ｄａｔａ２）；……；寫入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的數(shù)據(jù)（Ｄａｔａ１８）；停止信號（Ｐ）。
針對ＡＤ９８８３，如果電路中的Ａ０引腳?５５＃?接電源，則ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依據(jù)實際需要寫入的初始化數(shù)據(jù)。
２．２ ＩＰ核程序的編寫
整個程序用ＶＨＤＬ語言編制，ＳＣＬ輸出時鐘的設計是基于ＣＬＫ輸入時鐘的６４分頻的。程序由三個狀態(tài)組成：開始（ＳＴＡＲＴ）、轉換（ＳＨＩＦＴ）和應答（ＡＣＫ）。狀態(tài)定義如下：
ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ?ｓｔａｒｔ?ｓｈｉｆｔ?ａｃｋ??
ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ?ｓｔａｔｅｓ?
下面給出部分進程的源代碼以供參考。
２．２．１開始信號的產生
ＰＲＯＣＥＳＳ?ｃｌｋ?
ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ＴＷＣＲ＜＝ＤＡＴＡＩＮ?
ＳＣＬ＜＝‘１’?
ｅｌｓｅ
ＴＷＣＲ＜＝?ｏｔｈｅｒｓ＝＞‘０’??
ｅｎｄ ｉｆ?
ｉｆ ＴＷＣＲ＝“１０００００００” ｔｈｅｎ ——比較寄存器ＴＷＣＲ的開始
值設置（由用戶決定）
ＳＴＲＢ＜＝‘１’?
ｅｎｄ ｉｆ?
ｉｆ ＳＴＲＢ＝‘１’ ｔｈｅｎ ——開始條件
ＩＮＴ＜＝ＩＮＴ＋“０００００１”? ——ＩＮＴ為時鐘脈沖計數(shù)
ｉｆ ＩＮＴ＜＝“０１１０００” ｔｈｅｎ ——產生ＳＤＡ的下降沿
ＳＤＡ＜＝‘１’?
ｅｌｓｅ
ＳＤＡ＜＝‘０’?
ｅｎｄ ｉｆ?
ｉｆ ＩＮＴ＞＝“０１１１１０” ｔｈｅｎ ——ＳＴＲＢ歸０，保證只產生
一次開始信號
ＳＴＲＢ ＜＝‘０’?
ＩＮＴ＜＝“００００００”?
ｅｎｄ ｉｆ?
ｅｎｄ ｉｆ?
等所有的初始化數(shù)據(jù)傳輸完畢后即產生停止信號，過程與上面相類似，在此省略。
２．２．２ 數(shù)據(jù)轉換過程
數(shù)據(jù)轉換過程采用移位傳輸，傳輸８位之后即進入應答狀態(tài)。
ｗｈｅｎ ｓｈｉｆｔ＝＞
ｉｆ ｃｎｔ＝“０１００００” ｔｈｅｎ ——ｃｎｔ為ｃｌｋ脈沖計數(shù)，由
實際的時鐘頻率決定ｃｎｔ的值
ＣＯＵＮＴ＜＝ＣＯＵＮＴ＋“０００１”? ——ＣＯＵＮＴ為數(shù)據(jù)移位個
數(shù)計數(shù)?ＭＳＲ為移位寄存器
ＭＳＲ＜＝ＭＳＲ?６ ｄｏｗｎｔｏ ０?＆ｔｘｔａｇ?
ｔｘｔａｇ＜＝‘０’?
ｉｆ ＣＯＵＮＴ＝“１０００” ｔｈｅｎ
ｍｙ＿ｓｔａｔｅｓ＜＝ａｃｋ?
ＴＡＣＫ＜＝‘１’? ——ＴＡＣＫ為應答標志位
ｅｌｓｅ
ＳＤＡ＜＝ＭＳＲ?７??
ｍｙ＿ｓｔａｔｅｓ＜＝ｓｈｉｆｔ?
ＴＡＣＫ＜＝‘０’?
ｅｎｄ ｉｆ?
ｅｎｄ ｉｆ?
圖4 數(shù)據(jù)傳輸仿真波形 圖5 SDA非應答時的仿真波形
２．２．３ 數(shù)據(jù)輸入
一般情況下，Ｉ２Ｃ總線傳輸?shù)臄?shù)據(jù)要由外部ＲＯＭ或其它專門的數(shù)據(jù)存儲區(qū)來存儲，但在數(shù)據(jù)相對固定且數(shù)據(jù)量不是很大的情況下，可以將初始化的數(shù)據(jù)寫在程序中，這樣可減少頻繁的數(shù)據(jù)交換，簡化操作。ＡＤ９８８３的初始化數(shù)據(jù)就屬于這種情況，可以通過檢測應答信號來改變輸入的值。程序如下：
ＰＲＯＣＥＳＳ?ｃｌｋ? ——數(shù)據(jù)輸入
ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ＣＡＳＥ ａｃｋｉｎｔ ＩＳ ——ａｃｋｉｎｔ為應答計數(shù)，每應答
一次，輸入改變一次
ｗｈｅｎ “０００００”＝＞ ＤＡＴＡＩＮ＜＝“１０００００００”?
ｗｈｅｎ “００００１”＝＞ ＤＡＴＡＩＮ＜＝“０１０１００１０”?
ｗｈｅｎ “０００１０”＝＞ ＤＡＴＡＩＮ＜＝“１１０１００００”?
……
ｗｈｅｎ “１００１０”＝＞ ＤＡＴＡＩＮ＜＝“００００００００”?
ｗｈｅｎ “１００１１”＝＞ ＤＡＴＡＩＮ＜＝“００００００００”?
ｗｈｅｎ ｏｔｈｅｒｓ＝＞ ＤＡＴＡＩＮ＜＝“ＺＺＺＺＺＺＺＺ”?
ＥＮＤ ＣＡＳＥ?
ｅｎｄ ｉｆ?
２．３ 仿真結果
把自主開發(fā)的ＩＰ核置于ＭＡＸ＋ＰＬＵＳ ＩＩ １０．０開發(fā)環(huán)境下，選用ＥＰＭ３１２８ＡＴＣ１００－１０器件，經(jīng)過編譯、調試與仿真，證明該程序符合設計要求。圖４是模擬產生開始信號并傳輸兩組二進制數(shù)據(jù)“１００１１００１”和“１０１０１０１０”（十進制表示為１５３和１７０）的仿真波形。圖５是傳輸數(shù)據(jù)“１００１１００１”后沒有應答時的仿真結果，此時總線處于暫停狀態(tài)。
仿真完成后，通過編程電纜將ｐｏｆ文件下載到實際電路的ＥＰＭ３１２８ＡＴＣ１００－１０中，然后對ＡＤ９８８３進行初始化，結果工作正常，這進一步驗證了采用該自主開發(fā)的ＩＰ核完全可滿足Ｉ２Ｃ總線的時序要求，能實現(xiàn)Ｉ２Ｃ總線的功能。
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