跳頻通信信號源的研制

摘要：介紹了一種基于ＦＰＧＡ和ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）技術(shù)的跳頻信號源實現(xiàn)方案。ＤＤＳ采用ＡＤ公司的最新頻率合成器件ＡＤ９８５２，其中頻率控制字存儲在ＦＰＧＡ內(nèi)部ＲＡＭ單元中， ＦＰＧＡ通過４０針總線接口向ＡＤ９８５２寫入頻率控制字。該信號源具有可編程、可升級的優(yōu)點。

    關鍵詞：ＤＤＳ ＦＰＧＡ 頻率合成器 跳頻通信

在眾多的通信技術(shù)中，擴頻通信技術(shù)由于具有獨特的抗干擾能力以及寬的使用頻帶而在軍事通信領域倍受青睞。根據(jù)擴頻通信調(diào)制方式的不同，它可以分為直接序列擴頻方式（ＤＳ）、跳頻方式（ＦＨ）、跳時方式（ＦＴ）及兼有以上方式中二種以上的混合方式。其中跳頻通信具有保密性好、不易受遠近干擾和多徑干擾的影響等優(yōu)點，是一種很有前景的通信方式。跳頻系統(tǒng)的頻率跳變，受到偽隨機碼的控制。不同的時間、不同的偽碼相位，頻率合成器產(chǎn)生的相應頻率也不同。把跳頻系統(tǒng)的頻率跳變規(guī)律稱為跳頻圖案。跳頻圖案是時間和頻率的函數(shù)，故又稱為時間－頻率矩陣，簡稱時頻矩陣。時頻矩陣可直觀描述出頻率跳變規(guī)律，如圖１所示。
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    跳頻圖案的設計是跳頻通信系統(tǒng)的一個關鍵問題，直接影響到跳頻系統(tǒng)的保密、抗干擾、多址等性能。一般要求跳頻圖案的周期要長，這就要求控制跳頻圖案的偽隨機碼周期要長，即移位寄存器的級數(shù)要大。

１ 基于ＦＰＧＡ和ＤＤＳ技術(shù)的跳頻信號源設計

跳頻信號源即為載波頻率按照一定跳頻圖案跳變的信號發(fā)生器。設計一個性能優(yōu)異的跳頻信號源，困難在于其優(yōu)良的頻譜性能。筆者提出了一種基于ＦＰＧＡ?１??２?和ＤＤＳ技術(shù)的跳頻圖案的設計方案。指標如下：６００跳／秒跳速；２０個跳頻點；３．４ＭＨｚ跳頻基帶；６８ＭＨｚ跳頻帶寬；１０６．７８ＭＨｚ～１７２．１４ＭＨｚ跳頻頻率中２０個頻點。ＤＤＳ采用ＡＤ公司的最新頻率合成器件ＡＤ９８５２，寫頻率控制字采用ＡＬＴＡＲＡ公司的可編程邏輯器件ＡＰＥＸ２０Ｋ系列中的ＥＰ２０Ｋ１００，其邏輯資源為１０萬門，兩者通過４０針總線接口相連?３?。其中，ＦＰＧＡ完成存儲頻率控制字、定時寫入頻率控制字的功能，ＡＤ９８５２則實現(xiàn)頻率合成輸出。頻率合成器ＤＤＳ是跳頻信號源中的一個關鍵部件，其原理如圖２所示。這種頻率合成器工作頻率高，可達ＧＨｚ數(shù)量級；分辨率高，可達１Ｈｚ以下，穩(wěn)定度高；體積小，重量輕，集成度高，這些都是其他頻率合成器件難以比擬的。ＡＤ９８５２是近年推出的高速芯片，具有小型的８０管腳表貼封裝形式，其時鐘頻率為３００ＭＨｚ，并帶有兩個１２位高速正交Ｄ／Ａ轉(zhuǎn)換器、兩個４８位可編程頻率寄存器、兩個１４位可編程相位移位寄存器、１２位幅度調(diào)制器和可編程的波形開關鍵功能，并有單路ＦＳＫ和ＢＰＳＫ數(shù)據(jù)接口，易產(chǎn)生單路線性或非線性調(diào)頻信號。當采用標準時鐘源時，ＡＤ９８５２可產(chǎn)生高穩(wěn)定的頻率、相位、幅度可編程的正、余弦輸出，可用作捷變頻本地振蕩器和各種波形產(chǎn)生器。ＡＤ９８５２提供了４８位的頻率分辨率，相位量化到１４位，保證了極高頻率分辨率和相位分辯率，極好的動態(tài)性能。其頻率轉(zhuǎn)換速度可達每秒１００×１０６個頻率點。在高速時鐘產(chǎn)生器應用中，可采用外接３００ＭＨｚ時鐘或外接低頻時鐘倍頻兩種方式，給電路板帶來了極大的方便，同時也避免了采用高頻時鐘帶來的問題。在ＡＤ９８５２芯片內(nèi)部時鐘輸入端有４～２０倍可編程參考時鐘鎖相倍頻電路，外部只需輸入一低頻參考時鐘６０ＭＨｚ，通過ＡＤ９８５２芯片內(nèi)部的倍頻即可獲得３００ＭＨｚ內(nèi)部時鐘。３００ＭＨｚ的外部時鐘也可以采用單端或差分輸入方式直接作為時鐘源。ＡＤ９８５２采用＋３．３Ｖ供電，降低了器件的功耗。工作溫度范圍在－４０°Ｃ～＋８５°Ｃ。

    本文采用ＡＤ９８５２所設計的頻率合成器結(jié)構(gòu)如圖３所示。ＤＤＳ模塊分成二路輸出：（１）第一路輸出

１００ＭＨｚ～１５０ＭＨｚ信號；（２）第二路輸出１５０ＭＨｚ～２００ＭＨｚ信號。其中ＤＤＳ輸出１２．５ＭＨｚ～２５ＭＨｚ的信號，經(jīng)ＳＷＣＯＮ開關分成兩路輸出，一路輸出１２．５ＭＨｚ～１８．７５ＭＨｚ信號，經(jīng)放大倍頻、濾波，輸出１００ＭＨｚ～１５０ＭＨｚ信號；另一路輸出１８．７５ＭＨｚ～２５ＭＨｚ的信號?經(jīng)放大倍頻、濾波?輸出１５０ＭＨｚ～２００ＭＨｚ 信號。

２ ＦＰＧＡ與ＤＤＳ接口設計

ＦＰＧＡ主要完成從外部向ＤＤＳ寫入頻率控制字功能，其中頻率控制字存儲在ＦＰＧＡ內(nèi)部ＲＡＭ單元中。雙方通過４０針總線連接，其中信號線為：８位數(shù)據(jù)線、６位地址線、復位信號、ｕｐｄａｔｅ ｃｌｋ（頻率跳變信號）、ｓｗｃｏｎ（開關：高頻段和低頻段轉(zhuǎn)換信號，當ｓｗｃｏｎ為低時輸出高頻段，當ｓｗｃｏｎ為高時，輸出低頻段）、ｗｒ（寫信號）。

ＡＤ９８５２用于頻率合成時工作在單頻模式（ｓｉｎｇｌｅ ｔｏｎ

ｅ ｍｏｄｅ）?其工作時序關系如圖４所示。

    由圖４可以看出，首先必須對ＡＤ９８５２復位。復位信號為高有效，然后寫入頻率控制字，當ｕｐｄａｔｅ ｃｌｋ有效時，即有頻率Ｆ１輸出。其中ＡＤ９８５２寫入頻率控制字分為并行寫入和串行寫入兩種模式，本文采用ＦＰＧＡ并行寫入方式。ＡＤ９８５２并行寫入頻率控制字時序關系如圖５所示�；�于以上ＡＤ９８５２的工作時序關系，設計的ＦＰＧＡ－ＤＤＳ接口如圖６所示。發(fā)射ＦＰＧＡ采用一塊ＡＬＴＥＲＡ公司的ＡＰＥＸ２０Ｋ１００系列芯片，該芯片邏輯單元為４１６０個，最大ＲＡＭ容量為５３，２４８ｂｉｔ，完全能夠滿足生成跳頻圖案的要求。圖６中ｕｐｄａｔｅ為ＡＤ９８５２頻率字更新信號，根據(jù)指標要求按１／６００ｓ更新一次頻率。圖６中２０進制計數(shù)器對ｕｐｄａｔｅ信號進行２０進制計數(shù)。每計數(shù)一次，１６進制計數(shù)器控制ＲＯＭ的低位地址輸出一組頻率控制字，由ＡＤ９８５２合成一個頻率；當計滿２０次時，則依次輸出２０個頻點。２０組頻率控制字依次存放在ＦＰＧＡ內(nèi)部ＲＡＭ單元內(nèi)，由外部地址信號驅(qū)動其按順序輸出。若要改變跳頻圖案，只需改變２０組頻率控制字存放順序，或者改變外部地址信號驅(qū)動順序即可。采用頻譜儀觀察結(jié)果如圖７所示。由圖７可以看出，頻譜均勻分布在１００ＭＨｚ～１７０ＭＨｚ之間，各項指標均達到預期要求。

    本文討論了一種基于ＦＰＧＡ及ＤＤＳ技術(shù)設計的跳頻信號源。從實驗結(jié)果可以看出，各頻點具有純凈的頻譜結(jié)構(gòu)、等間隔的跳頻帶寬。樣機測試結(jié)果證明所設計的信號源完全滿足指標要求。

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