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基于CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì)
摘要：介紹了基于可編程邏輯器件CPLD和直接數(shù)字頻率合成技術(shù)（DDS）的三相多波形函數(shù)發(fā)生器的基本原理，并在此基礎(chǔ)上給出了基于CPLD的各模塊設(shè)計(jì)方法及其VHDL源程序。關(guān)鍵詞：CPLD；直接數(shù)字頻率合成；函數(shù)發(fā)生器；VHDL
１ 引言
直接數(shù)字頻率合成 ?Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｓ ，ＤＤＳ?是２０世紀(jì)６０年代末出現(xiàn)的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以Ｎｙｑｕｉｓｔ時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成。ＤＤＳ頻率轉(zhuǎn)換速度快，頻率分辨率高，并在頻率轉(zhuǎn)換時(shí)可保持相位的連續(xù)，因而易于實(shí)現(xiàn)多種調(diào)制功能。ＤＤＳ是全數(shù)字化技術(shù)，其幅度、相位、頻率均可實(shí)現(xiàn)程控，并可通過更換波形數(shù)據(jù)靈活實(shí)現(xiàn)任意波形。此外，ＤＤＳ易于單片集成，體積小，價(jià)格低，功耗小，因此ＤＤＳ技術(shù)近年來得到了飛速發(fā)展，其應(yīng)用也越來越廣泛。
基于ＣＰＬＤ和ＤＤＳ技術(shù)的函數(shù)發(fā)生器可以實(shí)現(xiàn)信號(hào)波形的多樣化，而且方便可靠，簡單經(jīng)濟(jì)，系統(tǒng)易于擴(kuò)展，同時(shí)可大大提高輸出信號(hào)的帶寬。
２ 系統(tǒng)原理
２．１ ＣＰＬＤ內(nèi)部設(shè)計(jì)
ＣＰＬＤ的內(nèi)部結(jié)構(gòu)框圖如圖１所示，圖中，首先由控制寄存器將外部控制器（如單片機(jī)）送入的數(shù)據(jù)轉(zhuǎn)換為頻率和幅度控制字；然后再由分頻器根據(jù)頻率控制字進(jìn)行分頻并將輸出作為尋址計(jì)數(shù)器的時(shí)鐘；尋址計(jì)數(shù)器的尋址空間為３６０字節(jié)，可對(duì)ＲＯＭ中的查找表進(jìn)行尋址；而通過模３６０加法器可以產(chǎn)生１２０°的相位差。
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２．２ ＣＰＬＤ的外圍電路
圖２所示是ＣＰＬＤ的外圍電路連接圖。圖中，ＣＰＬＤ幅度控制字經(jīng)Ｄ／Ａ轉(zhuǎn)換輸出后，可作為查找表輸出ＤＡＣ的參考電壓，該參考電壓可通過改變幅度控制字來進(jìn)行改變，從而改變輸出信號(hào)的幅度。
３�。茫校蹋母髂K的設(shè)計(jì)
３．１ 控制寄存器的設(shè)計(jì)
控制寄存器設(shè)計(jì)主要是將外部控制器輸入的數(shù)據(jù)轉(zhuǎn)換為頻率和幅度控制字。其程序代碼如下：
－－／／／／／／／／／／／／調(diào)庫／／／／／／／／／／／／－－
ｅｎｔｉｔｙ ｃｏｎｔｒｏｌｌｅｒ ｉｓ
ｐｏｒｔ（ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ；
ｄａｔａｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ａｄ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(1６ ｄｏｗｎ ｔｏ ０);
ｆｒｅｑ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０));
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａｆｌｏｗ ｏｆ ｃｏｎｔｒｏｌｌｅｒ ｉｓ
ｓｉｇｎａｌ ｏｕｔ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);
ｂｅｇｉｎ
ｓ２ｐ:ｐｒｏｃｅｓｓ(ｃｌｋ,ｄａｔａｉｎ)
ｖａｒｉａｂｌｅ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);?
ｂｅｇｉｎ
ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ｔｅｍｐ:＝ｔｅｍｐ(１５ ｄｏｗｎ ｔｏ ０)＆ｄａｔａｉｎ;
ｅｎｄ ｉｆ;
ｏｕｔ１＜＝ｔｅｍｐ;
ｅｎｄ ｐｒｏｃｅｓｓ ｓ２ｐ;
ｍｕｘ:ｐｒｏｃｅｓｓ(ｏｕｔ１(１６))
ｂｅｇｉｎ
ｉｆ ｏｕｔ１(１６)＝‘１’ ｔｈｅｎ
ａｄ＜＝ｏｕｔ１(１５ ｄｏｗｎ ｔｏ ０); －－１號(hào)寄存器為幅度控制字
ｅｌｓｅ
ｆｒｅｑ＜＝ｏｕｔ１(１５ ｄｏｗｎｔｏ ０); －－０號(hào)寄
存器為頻率控制字
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｍｕｘ;
ｅｎｄ;
圖3
３．２ 分頻比可變的分頻器模塊設(shè)計(jì)
該設(shè)計(jì)主要是根據(jù)頻率控制字決定分頻倍數(shù)，從而輸出與頻率控制字相對(duì)應(yīng)的頻率時(shí)鐘，此模塊的輸出可作為尋址計(jì)數(shù)器的時(shí)鐘。具體代碼如下：
ｐｒｏｃｅｓｓ?ｃｌｋ? －－ｃｌｋ為外部時(shí)鐘（如晶振）
ｖａｒｉａｂｌｅ ｔｅｍｐ,ｆｅｎ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０);?
ｃｏｎｓｔａｎｔ ｔｅｍｐ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０):＝“１１１１１１１１１１１１１１１１”;
ｖａｒｉａｂｌｅ ａ:ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｆｅｎ:＝ｔｅｍｐ１－ｆｅｎ_ｉｎ; －－使分頻后的頻率正比于頻率控制字
ｉｆ ｃｌｋ＝‘１’ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ
ｉｆ ｔｅｍｐ＝(‘０’＆ｆｅｎ（１５ ｄｏｗｎ ｔｏ １）) ｔｈｅｎ －－相當(dāng)于除２運(yùn)算
ａ:＝ｎｏｔ ａ;
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｌｓｉｆ ｔｅｍｐ＝ｆｅｎ ｔｈｅｎ
ａ:＝ｎｏｔ ａ;
ｔｅｍｐ:＝“００００００００００００００００”;
ｅｌｓｅ
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｆｅｎ ｏｕｔ＜＝ａ; －－ｆｅｎ ｏｕｔ 為輸入時(shí)鐘的頻率ｆｅｎ倍分頻
ｅｎｄ ｐｒｏｃｅｓｓ;
３．３ 尋址計(jì)數(shù)器設(shè)計(jì)
尋址計(jì)數(shù)器主要用于產(chǎn)生對(duì)ＲＯＭ尋址輸出波形數(shù)據(jù)的尋址信號(hào)，尋址空間為３６０字節(jié)，具體的程序代碼如下：
ｐｒｏｃｅｓｓ(ｃｌｋ)
ｖａｒｉａｂｌｅ ｔｅｍｐ:ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ３５９;
ｂｅｇｉｎ
ｉｆ ｃｌｋ＝‘１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ
ｉｆ ｔｅｍｐ＜３５９ ｔｈｅｎ
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｌｓｅ
ｔｅｍｐ:＝０;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ａｄｒｅｓｓ＜＝ｔｅｍｐ;
ｅｎｄ ｐｒｏｃｅｓｓ;
３．４ 模３６０加法器設(shè)計(jì)
此模塊用來產(chǎn)生１２０°的相移，以形成三相相差為１２０°的輸出波形。由于尋址空間為３６０字節(jié)，故在輸出尋址數(shù)大于３６０時(shí)，須對(duì)３６０取模。程序如下：
ｐｒｏｃｅｓｓ(ａｄｒｅｓｓ_ｉｎ)
ｖａｒｉａｂｌｅ ｔｅｍｐ?ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ５１１;
ｂｅｇｉｎ
ｔｅｍｐ:＝ａｄｒｅｓｓ ｉｎ＋１２０;－－相移１２０°
ｉｆ ｔｅｍｐ＜３６０ ｔｈｅｎ;
ａｄｒｅｓｓ ｏｕｔ＜＝ｔｅｍｐ?
ｅｌｓｅ
ａｄｒｅｓｓ_ｏｕｔ＜＝ｔｅｍｐ－３６０;－－綜合工具不支持取模運(yùn)算，故采用減法器來實(shí)現(xiàn)
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ;
３．５ 查找表ＲＯＭ設(shè)計(jì)
此模塊主要用于存儲(chǔ)各種波形數(shù)據(jù)，以便通過尋址計(jì)數(shù)器尋址輸出并經(jīng)Ｄ／Ａ轉(zhuǎn)換來輸出各種波形，其中包括正弦波、三角波、方波以及鋸齒波。代碼如下：
ｐｒｏｃｅｓｓ(ａｄｒｅｓｓ,ｓｅｌ)
ｂｅｇｉｎ
ｉｆ ｓｅｌ＝“００” ｔｈｅｎ －－ｓｅｌ為波形選擇端口，選擇輸出波形，００為正弦波
ｃａｓｅ ａｄｒｅｓｓ ｉｓ
ｗｈｅｎ ０００＝＞ｄａｔａ＜＝０; ｗｈｅｎ ００１＝＞ｄａｔａ＜＝４; ．．．．．．－－正弦波查找表
ｗｈｅｎ ｏｔｈｅｒｓ＝＞ｎｕｌｌ;
ｅｎｄ ｃａｓｅ;
ｅｌｓｅ ｉｆ ｓｅｌ＝“０１” ｔｈｅｎ －－０１輸出方波，
ｉｆ ａｄｒｅｓｓ＜１８０ ｔｈｅｎ
ｄａｔａ＜＝２５５;
ｅｌｓｅ
ｄａｔａ＜＝０;
ｅｎｄ ｉｆ;
ｅｌｓｅ ｉｆ ｓｅｌ＝“１０” ｔｈｅｎ －－鋸齒波
ｄａｔａ＜＝ａｄｒｅｓｓ／２;
ｅｌｓｅ －－三角波
ｉｆ ａｄｒｅｓｓ＜１８０ ｔｈｅｎ
ｄａｔａ＜＝ａｄｒｅｓｓ;
ｅｌｓｅ
ｄａｔａ＜＝ａｄｒｅｓｓ－１８０;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ;
由以上各模塊組成的三相波形發(fā)生器原理圖如圖３所示。
４ 結(jié)束語
此方案可以方便地輸出多種三相波形，而且，由于ＣＰＬＤ具有可編程重置特性，因而可以方便地改變控制方式或更換波形數(shù)據(jù)，而且簡單易行，易于系統(tǒng)升級(jí)，同時(shí)具有很高的性價(jià)比。
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