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與圖像編碼器相連的具有畫(huà)面分割功能的模塊設(shè)計(jì)
摘要：一般畫(huà)面分割器將分割后的數(shù)字圖像轉(zhuǎn)換成復(fù)合視頻信號(hào)輸出,若要和圖像編碼器相連，實(shí)現(xiàn)數(shù)字圖像編碼,還得進(jìn)行模數(shù)變換和視頻解碼，因此視頻信號(hào)經(jīng)歷了二次AD和DA轉(zhuǎn)換以及視頻信號(hào)的編解碼，不但增加了成本和復(fù)雜度，還降低了圖像質(zhì)量。論文提出了將圖像分割電路與數(shù)字圖像壓縮編碼電路有機(jī)地結(jié)合在一起的設(shè)計(jì)方案和實(shí)現(xiàn)方式,簡(jiǎn)化了電路,提高了圖像清晰度。關(guān)鍵詞： 畫(huà)面分割 視頻編碼 圖像監(jiān)控
在圖像傳輸時(shí)，特別是在圖像監(jiān)控場(chǎng)合，常需要同時(shí)傳輸多路圖像，但由于以前一般采用較低分辨率進(jìn)行圖像傳輸，畫(huà)面分割后，每個(gè)子畫(huà)面的圖像質(zhì)量太差，很少采用畫(huà)面分割，即使需要畫(huà)面分割，一般采用專門的畫(huà)面分割器，將畫(huà)面分割后合成的模擬視頻信號(hào)送入圖像編碼器。國(guó)外有些公司已研發(fā)出這種專門芯片 ，是將幾路要合成的視頻信號(hào)通過(guò)某些運(yùn)算（如濾波，抽取等）放入SDRAM存儲(chǔ)器中，再將合成以后的視頻數(shù)據(jù)輸出。不過(guò)若需要分割的畫(huà)面較多，則要求芯片的處理速度很快或采用芯片復(fù)用技術(shù)（即幾個(gè)專用芯片合用以實(shí)現(xiàn)更多畫(huà)面的分割），否則一般較難實(shí)現(xiàn)9或16分割的實(shí)時(shí)顯示。這種采用專用畫(huà)面分割器的實(shí)現(xiàn)方式，是將數(shù)字化并畫(huà)面分割處理后的圖像數(shù)據(jù)轉(zhuǎn)換為模擬的復(fù)合視頻信號(hào)，再由圖像編碼器進(jìn)行模數(shù)變換和視頻編解碼，視頻信號(hào)經(jīng)歷了多次的AD和DA轉(zhuǎn)換以及視頻信號(hào)編解碼，不但增加了成本和復(fù)雜度，還降低了圖像質(zhì)量。我們?cè)O(shè)計(jì)的畫(huà)面分割模塊將圖像分割電路與數(shù)字圖像壓縮編碼電路有機(jī)地結(jié)合在一起，實(shí)現(xiàn)具有圖像分割功能的數(shù)字圖像編碼器；由于分屏形成的數(shù)字信號(hào)直接輸入圖像壓縮編碼電路，從而簡(jiǎn)化了電路、降低了成本，更重要的是增加了圖像清晰度。而且利用此模塊能對(duì)數(shù)字視頻信號(hào)進(jìn)行各種處理，通過(guò)可編程邏輯器件的編程還可以控制各個(gè)存儲(chǔ)芯片的輸出，以實(shí)現(xiàn)任意分割，畫(huà)中畫(huà)，OSD（on screen display）等功能。
1 模塊的基本原理
如圖1所示，各路模擬視頻信號(hào)經(jīng)視頻解碼芯片解碼并數(shù)字化后，并將圖像畫(huà)面縮小后的8位數(shù)字視頻數(shù)據(jù)送入相應(yīng)緩沖存儲(chǔ)器，存儲(chǔ)控制電路根據(jù)視頻解碼芯片輸出信號(hào)同步控制信號(hào)和所需要的分割方式，產(chǎn)生對(duì)緩沖存儲(chǔ)器的讀控制信號(hào)，使得n路緩沖存儲(chǔ)器輸出的數(shù)字視頻數(shù)據(jù)分時(shí)出現(xiàn)在數(shù)據(jù)總線上，從而形成了n路合成的CCIR601或CCIR656格式 的數(shù)字視頻信號(hào)，符合圖像編碼模塊的接口標(biāo)準(zhǔn)，然后經(jīng)過(guò)圖像壓縮編碼電路進(jìn)行圖像壓縮編碼，再經(jīng)過(guò)通信接口電路進(jìn)行遠(yuǎn)程傳輸。圖像壓縮編碼電路，對(duì)合成后的視頻數(shù)據(jù)流進(jìn)行壓縮編碼，同時(shí)完成音頻信號(hào)的壓縮編碼；通信接口電路，實(shí)現(xiàn)圖像、聲音、控制及其它信號(hào)的打包、復(fù)接及解復(fù)接和收發(fā)，可以采用以太網(wǎng)、ISDN、E1或E2通信方式。當(dāng)然也可以直接接上編碼芯片（如Philps的SAA7185），以組成專門的圖象分割器，實(shí)現(xiàn)圖象的本地監(jiān)控。
2 設(shè)計(jì)實(shí)現(xiàn)方式
圖2是我們?cè)O(shè)計(jì)畫(huà)面分割電路主要連線圖，下面我們說(shuō)明各個(gè)模塊的功能及具體的實(shí)現(xiàn)方式。
2．1 視頻解碼電路
視頻解碼電路用于對(duì)來(lái)自攝像機(jī)的各路視頻信號(hào)的數(shù)字化。視頻流經(jīng)視頻解碼芯片的模擬視頻
輸入端口輸入，經(jīng)解碼芯片輸出數(shù)字視頻信號(hào)。解碼芯片可采用有CCIR601或CCIR656格式數(shù)字視頻輸出的集成電路（如Philips的SAA711x系列或ADI、Conexant）；這里我們使用Philips的SAA7114視頻解碼芯片 。視頻解碼芯片SAA7114具有6個(gè)模擬信號(hào)輸入端，2個(gè)模擬信號(hào)處理通道和2個(gè)模擬的反混疊濾波器，2個(gè)9位模/數(shù)轉(zhuǎn)換器（ADC），可以輸出經(jīng)縮放的8位數(shù)字格式Y(jié)UV（4：2：2，4：1：1，4：2：0和4：1：0）信號(hào)，和SAA7113相比較，它增加了縮放功能，這也是實(shí)現(xiàn)畫(huà)面分割的關(guān)鍵之一�？赏ㄟ^(guò)I2C總線控制其工作方式，如選擇輸入信號(hào)通道，調(diào)節(jié)信號(hào)的處理通道的增益，亮度，對(duì)比度和飽和度等。而且在垂直消隱期（VBI）可以進(jìn)行圖文（text）在屏顯示的前端控制。所以可用單片機(jī)(如ATMEL公司的AT90S8515 )通過(guò)I2C總線(由IO引腳仿真形成的數(shù)據(jù)線SDA和時(shí)鐘線SCL組成)設(shè)置視頻解碼芯片的相關(guān)寄存器來(lái)實(shí)現(xiàn)畫(huà)面的縮小，這樣使得輸入各路的緩沖存儲(chǔ)芯片的數(shù)字視頻信號(hào)是壓縮的數(shù)字視頻信號(hào)。視頻解碼芯片的8位數(shù)字視頻輸出信號(hào)直接與緩沖存貯器的8位數(shù)據(jù)輸入信號(hào)相連，相關(guān)的時(shí)鐘和場(chǎng)行同步信號(hào)和各路的緩沖存儲(chǔ)芯片的寫(xiě)控制信號(hào)線相連，這樣來(lái)自每一路視頻解碼芯片的視頻數(shù)據(jù)被完全寫(xiě)入相應(yīng)的緩沖存貯器。而且此時(shí)解碼芯片實(shí)現(xiàn)了畫(huà)面的縮放功能，導(dǎo)致產(chǎn)生的行同步信號(hào)為非標(biāo)準(zhǔn)行同步信號(hào)，所以在可編程邏輯器件中用時(shí)序邏輯電路來(lái)產(chǎn)生標(biāo)準(zhǔn)的行同步信號(hào) ，供后端的編碼模塊使用。
2．2 緩沖存儲(chǔ)模塊（FIFO）
緩沖存儲(chǔ)器，用于保存來(lái)自視頻解碼芯片的經(jīng)縮小或放大后的一場(chǎng)視頻數(shù)據(jù)�？刹捎秒p端口的先進(jìn)先出（FIFO）存儲(chǔ)器作緩沖存儲(chǔ)器，通過(guò)視頻解碼芯片的行場(chǎng)同步信號(hào)對(duì)FIFO的寫(xiě)入允許和寫(xiě)復(fù)位指針進(jìn)行控制，實(shí)現(xiàn)寫(xiě)入畫(huà)面縮小后的數(shù)字圖像數(shù)據(jù)。同時(shí)通過(guò)存儲(chǔ)控制電路對(duì)幾個(gè)FIFO的讀出允許和讀復(fù)位指針進(jìn)行控制，實(shí)現(xiàn)各緩沖存貯器的輸出數(shù)字視頻數(shù)據(jù)以總線方式分時(shí)輸出，從而實(shí)現(xiàn)了畫(huà)面的拼接。而且各獨(dú)立緩沖存貯器中的數(shù)據(jù)讀取時(shí)鐘可采用第一路視頻解碼芯片的時(shí)鐘，也就是讀取各個(gè)獨(dú)立緩沖存貯器的數(shù)據(jù)的時(shí)鐘是一樣的，保證了各路數(shù)據(jù)的同步讀出，形成正確的畫(huà)面分割后的視頻數(shù)據(jù)流。緩沖存儲(chǔ)器可采用高速存儲(chǔ)器集
成電路(如SDRAM、FIFO、雙口RAM、場(chǎng)緩沖存儲(chǔ)器)，但采用FIFO型場(chǎng)緩 ，有較簡(jiǎn)單的控制電路。
2．3 邏輯控制模塊
邏輯控制模塊由可編程邏輯器件實(shí)現(xiàn)，它是整個(gè)畫(huà)面分割模塊核心部位。它利用來(lái)自各視頻解碼電路的同步信號(hào)和時(shí)鐘信號(hào)，并根據(jù)畫(huà)面分割要求，用時(shí)序邏輯電路產(chǎn)生各緩沖存儲(chǔ)器進(jìn)行讀寫(xiě)允許和讀指針復(fù)位控制信號(hào)，保證各路的8位數(shù)字視頻數(shù)據(jù)在總線上的分時(shí)輸出，時(shí)鐘信號(hào)和用時(shí)序邏輯電路產(chǎn)生的行場(chǎng)同步信號(hào)供圖像編碼模塊中的編碼芯片的時(shí)鐘信號(hào)和行場(chǎng)同步信號(hào)使用，從而形成合成的CCIR601或CCIR656格式的數(shù)據(jù)流，即滿足圖像編碼模塊的接口要求，完成圖像的分屏拼接。存儲(chǔ)控制電路可用一片可編程邏輯電路(如CPLD、FPGA)。編程邏輯設(shè)計(jì)主要包括3大模塊：數(shù)字視頻流的寫(xiě)入緩沖存儲(chǔ)器的控制模塊，分割模式和視頻通路選擇的模塊，從各緩沖存儲(chǔ)器讀出的數(shù)字視頻數(shù)據(jù)在總線上分時(shí)輸出的控制模塊。編程語(yǔ)言可用VHDL語(yǔ)言。如果可編程邏輯器件容量許可的話，可以實(shí)現(xiàn)更多畫(huà)面的合成，或者通過(guò)幾個(gè)可編程邏輯器件來(lái)實(shí)現(xiàn)。若選用FPGA ，由于其內(nèi)部延時(shí)并不能很好的控制，尤其在占用資源較大的時(shí)候。所以在選用芯片的時(shí)候，盡量選擇容量較大的芯片，盡可能地減少內(nèi)部線路延時(shí)，以避免時(shí)序上的混亂。
3, 結(jié)束語(yǔ)
隨著時(shí)代的發(fā)展，尤其是在剛剛步入21世紀(jì)的今天，圖像監(jiān)控一直是人們關(guān)注的熱點(diǎn)應(yīng)用技術(shù)。我們研制開(kāi)發(fā)的圖像分割器將圖像分割電路與數(shù)字圖像壓縮編碼電路有機(jī)地結(jié)合起來(lái)，既降低成本又提高圖像質(zhì)量。實(shí)踐證明本新產(chǎn)品在廣泛應(yīng)用的電力安防，保安，生產(chǎn)管理，銀行等場(chǎng)合中得到很好的圖像效果。
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