- 相關(guān)推薦
DDR SDRAM控制器的FPGA實現(xiàn)
摘要：ＤＤＲＳＤＲＡＭ高容量和快速度的優(yōu)點使它獲得了廣泛的應(yīng)用，但是其接口與目前廣泛應(yīng)用的微處理器不兼容。介紹了一種通用的ＤＤＲＳＤＲＡＭ控制器的設(shè)計，從而使得ＤＤＲＳＤＲＡＭ能應(yīng)用到微處理器中去。關(guān)鍵詞：ＤＤＲＳＤＲＡＭ控制器延時鎖定回路ＦＰＧＡ
ＤＤＲＳＤＲＡＭ是建立在ＳＤＲＡＭ的基礎(chǔ)上的，但是速度和容量卻有了提高。首先，它使用了更多的先進的同步電路。其次，它使用延時鎖定回路提供一個數(shù)據(jù)濾波信號。當(dāng)數(shù)據(jù)有效時，存儲器控制器可使用這個數(shù)據(jù)濾波信號精確地定位數(shù)據(jù)，每１６位輸出一次，并且同步來自不同的雙存儲器模塊的數(shù)據(jù)。
ＤＤＲＳＤＲＡＭ不需要提高時鐘頻率就能加倍提高ＳＤＲＡＭ的速度，因為它允許在時鐘脈沖的上升沿和下降沿讀寫數(shù)據(jù)。至于地址和控制信號，還是跟傳統(tǒng)的ＳＤＲＡＭ一樣，在時鐘的上升沿進行傳輸。
由于微處理器、ＤＳＰ等不能直接使用ＤＤＲＳＤＲＡＭ，所以本文介紹一種基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制電路。
圖1DDRSDRAM控制器邏輯圖
�。保模模遥樱模遥粒涂刂破鞯脑O(shè)計
�。保笨傮w邏輯圖
�。模模遥樱模遥粒涂刂破鞯目傮w邏輯圖如圖１所示。主要由ＤＤＲ控制模塊（Ｃｏｎｔｒｏｌｌｅｒ）、ＤＤＲ接口模塊?ｄｄｒ＿ｉｎｔｅｒｆａｃｅ?以及延時鎖定回路模塊（ＤＬＬ）三部分組成。下面詳細介紹各個模塊的設(shè)計。
�。保玻模模铱刂颇K的設(shè)計
�。模模铱刂颇K包含了主要的狀態(tài)轉(zhuǎn)換。處理器通過ｓｙｓ＿ｃｍｄ對ＤＤＲ控制模塊寫入命令，完成總線仲裁、解釋命令、時序分配等任務(wù)。當(dāng)ＤＤＲ接口模塊對ＤＤＲＳＤＲＡＲ數(shù)據(jù)讀寫時便進行控制。
控制器的狀態(tài)機如圖２所示�？刂破鏖_始設(shè)置在空閑（Ｉｄｌｅ）狀態(tài)，接下去的狀態(tài)根據(jù)控制命令的不同可以是預(yù)充電?Ｐｒｅｃｈａｒｇｅ?、導(dǎo)入模式寄存器?ＬｏａｄＭｏｄｅＲｅｇｉｓｔｅｒ?、刷新?Ｒｅｆｒｅｓｈ?、有效?Ａｃｔｉｖｅ?等狀態(tài)。要進入讀寫數(shù)據(jù)狀態(tài)，必須先經(jīng)過有效狀態(tài)。讀數(shù)據(jù)時，狀態(tài)機由有效狀態(tài)轉(zhuǎn)換為讀準備狀態(tài)?然后根據(jù)指令進入讀狀態(tài)�？刂颇K保持在讀狀態(tài)直到脈沖終止命令觸發(fā)或者數(shù)據(jù)讀完。寫的過程與讀類似，在后面的接口模塊中將詳細介紹。
１．３ＤＤＲ接口模塊
�。模模医涌谀K負責(zé)維持外部信號、ＤＤＲ控制器與ＤＤＲＳＤＲＡＭ之間的雙向數(shù)據(jù)總線信號，保證數(shù)據(jù)和命令能送達ＤＤＲＳＤＲＡＭ。
圖３給出了讀寫操作的數(shù)據(jù)流框圖。對寫周期而言，１２８位的ｓｙｓ＿ｄａｔａ＿ｉ被ｆｐｇａ＿ｃｌｋ２ｘ分頻為６４位的數(shù)據(jù)，通過ｌａｃ＿ｃｌｋ選擇高低位。為了減小輸入輸出的延遲，數(shù)據(jù)在進出模塊時都將被保存在輸入輸出寄存器中。ｄｄｒ＿ｗｒｉｔｅ＿ｅｎ產(chǎn)生ｄｄｒ＿ｄｑ所需的三態(tài)信號。
對于寫周期而言，６４位的ｄｄｒ＿ｄｑ信號在輸入輸出寄存器被ｆｐｇａ＿ｃｌｋ２ｘ觸發(fā)裝配成１２８位的信號，其中低位信號在下降沿時被裝配，高位信號在上升沿時被裝配。
圖４給出了一個典型的寫操作的波形圖。在Ｔ１期間，寫命令、地址和第一個１２８位數(shù)據(jù)被分別置于ｓｙｓ＿ｃｍｄ、ｓｙｓ＿ａｄｄｒ和ｓｙｓ＿ｄａｔａ＿ｉ三個端口。在Ｔ２期間?控制器的狀態(tài)由空閑轉(zhuǎn)變?yōu)橛行�。接下來兩個周期，控制器給出ＡＣＴＩＶＥ命令以及行片選地址。再經(jīng)３個周期的延遲以后，控制器給出ＷＲＩＴＥＡ命令和列片選地址。接下來，ｄｄｒ＿ｄｑ和ｄｄｒ＿ｄｑｓ被設(shè)置成雙倍速率模式。
圖3讀寫數(shù)據(jù)流框圖
�。保矗模蹋棠K
圖５示出了給ＦＰＧＡ以及ＤＤＲＳＤＲＡＭ提供時鐘信號的兩個ＤＬＬ模塊的結(jié)構(gòu)圖。第一個ＤＬＬ模塊，即ＤＬＬ＿ＥＸＴ給ＤＤＲＳＤＲＡＭ提供ｄｄｒ＿ｃｌｋ及ｄｄｒ＿ｃｌｋｂ兩個時鐘信號，并且接收ｄｄｒ＿ｃｌｋ的反饋。第二個ＤＬＬ模塊，即ＤＬＬ＿ＩＮＴ給ＦＰＧＡ提供兩個內(nèi)部時鐘信號ｆｐｇａ＿ｃｌｋ和ｆｐｇａ＿ｃｌｋ２ｘ，它的反饋信號來自ｆｐｇａ＿ｃｌｋ。兩個ＤＬＬ有著相同的時鐘輸入，但是不同的反饋信號保證了輸入時鐘和ＦＰＧＡ?xí)r鐘以及ＤＤＲＳＤＲＡＭ時鐘之間的零延遲。
圖4典型的寫操作波形圖
�。矊崿F(xiàn)
本設(shè)計選用ＸＩＬＩＮＸ公司的Ｖｉｅｔｅｘ－Ｅ系列ＦＰＧＡ來實現(xiàn)，因為這個系列內(nèi)嵌的ＤＬＬ模塊和可選擇輸入輸出.
圖5兩個DLL模塊結(jié)構(gòu)圖
結(jié)構(gòu)的特點能極大地方便設(shè)計。仿真結(jié)果顯示，在１３３ＭＨｚ的主頻下，最高能獲得１．６ＧＢ／ｓ的速率。
本文給出了基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制器的設(shè)計。從仿真中可以看出，這種結(jié)構(gòu)的ＤＤＲ控制器有著很高的性能，因此將得到廣泛的應(yīng)用。
【DDR SDRAM控制器的FPGA實現(xiàn)】相關(guān)文章：
利用FPGA實現(xiàn)MMC2107與SDRAM接口設(shè)計08-06
自適應(yīng)算術(shù)編碼的FPGA實現(xiàn)08-06
利用FPGA解決TMS320C54x與SDRAM的接口問題08-06
用PowerPC860實現(xiàn)FPGA配置08-06