DDR SDRAM控制器的FPGA實(shí)現(xiàn)

　　摘要：ＤＤＲＳＤＲＡＭ高容量和快速度的優(yōu)點(diǎn)使它獲得了廣泛的應(yīng)用，但是其接口與目前廣泛應(yīng)用的微處理器不兼容。介紹了一種通用的ＤＤＲＳＤＲＡＭ控制器的設(shè)計(jì)，從而使得ＤＤＲＳＤＲＡＭ能應(yīng)用到微處理器中去。
　　關(guān)鍵詞：ＤＤＲＳＤＲＡＭ控制器延時(shí)鎖定回路ＦＰＧＡ
　　
　�。模模遥樱模遥粒褪墙�立在ＳＤＲＡＭ的基礎(chǔ)上的，但是速度和容量卻有了提高。首先，它使用了更多的先進(jìn)的同步電路。其次，它使用延時(shí)鎖定回路提供一個(gè)數(shù)據(jù)濾波信號(hào)。當(dāng)數(shù)據(jù)有效時(shí)，存儲(chǔ)器控制器可使用這個(gè)數(shù)據(jù)濾波信號(hào)精確地定位數(shù)據(jù)，每１６位輸出一次，并且同步來(lái)自不同的雙存儲(chǔ)器模塊的數(shù)據(jù)。
　　
　�。模模遥樱模遥粒筒恍枰�提高時(shí)鐘頻率就能加倍提高ＳＤＲＡＭ的速度，因?yàn)樗�允許在時(shí)鐘脈沖的上升沿和下降沿讀寫數(shù)據(jù)。至于地址和控制信號(hào)，還是跟傳統(tǒng)的ＳＤＲＡＭ一樣，在時(shí)鐘的上升沿進(jìn)行傳輸。
　　
　　由于微處理器、ＤＳＰ等不能直接使用ＤＤＲＳＤＲＡＭ，所以本文介紹一種基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制電路。
　　
　　圖1DDRSDRAM控制器邏輯圖
　　
　　１ＤＤＲＳＤＲＡＭ控制器的設(shè)計(jì)
　　
　�。保�１總體邏輯圖
　　
　�。模模遥樱模遥粒涂刂破鞯目傮w邏輯圖如圖１所示。主要由ＤＤＲ控制模塊（Ｃｏｎｔｒｏｌｌｅｒ）、ＤＤＲ接口模塊?ｄｄｒ＿ｉｎｔｅｒｆａｃｅ?以及延時(shí)鎖定回路模塊（ＤＬＬ）三部分組成。下面詳細(xì)介紹各個(gè)模塊的設(shè)計(jì)。
　　
　�。保�２ＤＤＲ控制模塊的設(shè)計(jì)
　　
　�。模模铱刂颇�塊包含了主要的狀態(tài)轉(zhuǎn)換。處理器通過ｓｙｓ＿ｃｍｄ對(duì)ＤＤＲ控制模塊寫入命令，完成總線仲裁、解釋命令、時(shí)序分配等任務(wù)。當(dāng)ＤＤＲ接口模塊對(duì)ＤＤＲＳＤＲＡＲ數(shù)據(jù)讀寫時(shí)便進(jìn)行控制。
　　
　　控制器的狀態(tài)機(jī)如圖２所示�？刂破鏖_始設(shè)置在空閑（Ｉｄｌｅ）狀態(tài)，接下去的狀態(tài)根據(jù)控制命令的不同可以是預(yù)充電?Ｐｒｅｃｈａｒｇｅ?、導(dǎo)入模式寄存器?ＬｏａｄＭｏｄｅＲｅｇｉｓｔｅｒ?、刷新?Ｒｅｆｒｅｓｈ?、有效?Ａｃｔｉｖｅ?等狀態(tài)。要進(jìn)入讀寫數(shù)據(jù)狀態(tài)，必須先經(jīng)過有效狀態(tài)。讀數(shù)據(jù)時(shí)，狀態(tài)機(jī)由有效狀態(tài)轉(zhuǎn)換為讀準(zhǔn)備狀態(tài)?然后根據(jù)指令進(jìn)入讀狀態(tài)�？刂颇�塊保持在讀狀態(tài)直到脈沖終止命令觸發(fā)或者數(shù)據(jù)讀完。寫的過程與讀類似，在后面的接口模塊中將詳細(xì)介紹。
　　
　　１．３ＤＤＲ接口模塊
　　
　�。模模医涌谀�塊負(fù)責(zé)維持外部信號(hào)、ＤＤＲ控制器與ＤＤＲＳＤＲＡＭ之間的雙向數(shù)據(jù)總線信號(hào)，保證數(shù)據(jù)和命令能送達(dá)ＤＤＲＳＤＲＡＭ。
　　
　　圖３給出了讀寫操作的數(shù)據(jù)流框圖。對(duì)寫周期而言，１２８位的ｓｙｓ＿ｄａｔａ＿ｉ被ｆｐｇａ＿ｃｌｋ２ｘ分頻為６４位的數(shù)據(jù)，通過ｌａｃ＿ｃｌｋ選擇高低位。為了減小輸入輸出的延遲，數(shù)據(jù)在進(jìn)出模塊時(shí)都將被保存在輸入輸出寄存器中。ｄｄｒ＿ｗｒｉｔｅ＿ｅｎ產(chǎn)生ｄｄｒ＿ｄｑ所需的三態(tài)信號(hào)。
　　
　　對(duì)于寫周期而言，６４位的ｄｄｒ＿ｄｑ信號(hào)在輸入輸出寄存器被ｆｐｇａ＿ｃｌｋ２ｘ觸發(fā)裝配成１２８位的信號(hào)，其中低位信號(hào)在下降沿時(shí)被裝配，高位信號(hào)在上升沿時(shí)被裝配。
　　
　　圖４給出了一個(gè)典型的寫操作的波形圖。在Ｔ１期間，寫命令、地址和第一個(gè)１２８位數(shù)據(jù)被分別置于ｓｙｓ＿ｃｍｄ、ｓｙｓ＿ａｄｄｒ和ｓｙｓ＿ｄａｔａ＿ｉ三個(gè)端口。在Ｔ２期間?控制器的狀態(tài)由空閑轉(zhuǎn)變?yōu)橛行А＝酉聛?lái)兩個(gè)周期，控制器給出ＡＣＴＩＶＥ命令以及行片選地址。再經(jīng)３個(gè)周期的延遲以后，控制器給出ＷＲＩＴＥＡ命令和列片選地址。接下來(lái)，ｄｄｒ＿ｄｑ和ｄｄｒ＿ｄｑｓ被設(shè)置成雙倍速率模式。
　　
　　圖3讀寫數(shù)據(jù)流框圖
　　
　�。保�４ＤＬＬ模塊
　　
　　圖５示出了給ＦＰＧＡ以及ＤＤＲＳＤＲＡＭ提供時(shí)鐘信號(hào)的兩個(gè)ＤＬＬ模塊的結(jié)構(gòu)圖。第一個(gè)ＤＬＬ模塊，即ＤＬＬ＿ＥＸＴ給ＤＤＲＳＤＲＡＭ提供ｄｄｒ＿ｃｌｋ及ｄｄｒ＿ｃｌｋｂ兩個(gè)時(shí)鐘信號(hào)，并且接收ｄｄｒ＿ｃｌｋ的反饋。第二個(gè)ＤＬＬ模塊，即ＤＬＬ＿ＩＮＴ給ＦＰＧＡ提供兩個(gè)內(nèi)部時(shí)鐘信號(hào)ｆｐｇａ＿ｃｌｋ和ｆｐｇａ＿ｃｌｋ２ｘ，它的反饋信號(hào)來(lái)自ｆｐｇａ＿ｃｌｋ。兩個(gè)ＤＬＬ有著相同的時(shí)鐘輸入，但是不同的反饋信號(hào)保證了輸入時(shí)鐘和ＦＰＧＡ?xí)r鐘以及ＤＤＲＳＤＲＡＭ時(shí)鐘之間的零延遲。
　　
　　圖4典型的寫操作波形圖
　　
　�。矊�(shí)現(xiàn)
　　
　　本設(shè)計(jì)選用ＸＩＬＩＮＸ公司的Ｖｉｅｔｅｘ－Ｅ系列ＦＰＧＡ來(lái)實(shí)現(xiàn)，因?yàn)檫@個(gè)系列內(nèi)嵌的ＤＬＬ模塊和可選擇輸入輸出.
　　
　　圖5兩個(gè)DLL模塊結(jié)構(gòu)圖
　　
　　結(jié)構(gòu)的特點(diǎn)能極大地方便設(shè)計(jì)。仿真結(jié)果顯示，在１３３ＭＨｚ的主頻下，最高能獲得１．６ＧＢ／ｓ的速率。
　　
　　
　　
　　
　　本文給出了基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制器的設(shè)計(jì)。從仿真中可以看出，這種結(jié)構(gòu)的ＤＤＲ控制器有著很高的性能，因此將得到廣泛的應(yīng)用。

【DDR SDRAM控制器的FPGA實(shí)現(xiàn)】相關(guān)文章：

利用FPGA實(shí)現(xiàn)MMC2107與SDRAM接口設(shè)計(jì)08-06

自適應(yīng)算術(shù)編碼的FPGA實(shí)現(xiàn)08-06

基于FPGA的USB2.0控制器設(shè)計(jì)08-06

基于FPGA的LCD&VGA控制器設(shè)計(jì)08-06

利用FPGA解決TMS320C54x與SDRAM的接口問題08-06

3-DES算法的FPGA高速實(shí)現(xiàn)08-06

用PowerPC860實(shí)現(xiàn)FPGA配置08-06

固定幾何結(jié)構(gòu)的FFT算法及其FPGA實(shí)現(xiàn)08-06

基于FPGA實(shí)現(xiàn)FIR濾波器的研究08-06